专利名称：叠层封装和用于选择叠层封装中的芯片的方法
叠层封装和用于选择叠层封装中的芯片的方法相关申请的交叉引用本申请要求于2010年12月20日向韩国知识产权局提交的韩国专利申请 No. 10-2010-0130731的优先权，其全部内容通过引用而被合并于此。
背景技术：
本发明的示范性实施例一般涉及叠层封装，更具体地涉及可以使得能够容易地选择芯片的包括硅通孔(TSV)的叠层封装以及用于选择叠层封装中的芯片的方法。小型的、高性能的电子产品需要超小型化、高存储容量的半导体存储器件。为了提高存储容量，半导体存储器件可以利用更加高度集成的半导体芯片来制作并且处于具有多个芯片的半导体封装中。与提高半导体芯片中的高集成度相比，一般对封装进行考虑以在増大存储容量方面更加有效并且代价较小。多芯片封装包括多个半导体芯片，并且半导体芯片被横向或纵向安装在半导体封装中。为了在半导体封装中安装更多的半导体芯片，使用其中纵向安装半导体芯片的叠层型多芯片封装。此外，硅通孔(TSV)是具有高密度和高性能的叠层型多芯片封装的实现技术ム一。图1是已知叠层封装的全景图，图2是图1的部分A(芯片选择焊盘部分)的剖视图，以及图3是显示使用再分布层连接芯片选择焊盘的示例的平面图。參考图1，半导体芯片20、30、40和50被堆叠在衬底10上并且利用硅通孔 (TSV) 24,34,44和M彼此连接。Vcc焊盘12和Vss焊盘14形成在衬底10上，以及各种I/ 0焊盘形成在各个芯片20、30、40和50上。ー些I/O焊盘充当用于选择芯片的芯片选择焊盘22、32、42和52。在使用硅通孔24、34、44和54堆叠相同的芯片20、30、40和50的情况下，由于芯片选择焊盘22、32、42和52形成在相同的垂直位置处，因此使用硅通孔对、34、 44和M不能实现芯片选择。因此，再分布层沈、36、46和56形成在各个芯片选择焊盘22、 32,42和52上，与形成在不同的位置处的硅通孔观、38、48和58连接。但是，由于堆叠的芯片20、30、40和50的再分布层沈、36、46和56具有不同的样式，因此处理成本増大并且管理过程中存在困难。图4是显示用于使用导线选择芯片的方法的全景图。參考图4，在相同的半导体芯片20、30、40和50被堆叠的情况下，由于芯片焊盘形成在相同的位置处，因此半导体芯片 20,30,40和50以阶梯形的形状堆叠，以及芯片选择焊盘22、32、42和52使用导线W与Vcc 焊盘12和Vss焊盘14连接，以便能够将芯片选择信号施加于半导体芯片20、30、40和50。 然而，用于芯片选择的导线接合増大了封装的厚度并且导线w的长度根据半导体芯片的数目而増大，引起信号延迟并且降低了封装的结构可靠性。
发明内容
在实施例中，具有彼此堆叠的多个芯片的叠层封装包括分別在多个芯片中提供的第一降压单元；分别在多个芯片中提供的第二降压单元；分别在多个芯片中提供的第一
4信号产生单元，并联连接到将第一降压单元串联连接的第一线路，并且被配置为根据第一线路的电压施加导通信号；分别在多个芯片中提供的第二信号产生单元，并联连接到将第 ニ降压单元串联连接的第二线路，并且被配置为根据第二线路的电压施加导通信号；和分别在多个芯片中提供的芯片选择信号产生单元，被配置为组合从第一信号产生单元和第二信号产生单元输出的信号并且生成芯片选择信号。各个第一降压单元和各个第二降压单元可以是在多个芯片中提供的硅通孔。该硅通孔可以包括从由金(Au)、银(Ag)、铜(Cu)、铝(Al)、镍(Ni)、钨(W)、钛 (Ti)、钼(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铜(In)、镉(Cd)、铬(Cr)和钼(Mo)、那些金属的氮化物、或多晶硅构成的组中选择出的至少任何ー种。各个第一降压单元和各个第二降压单元可以是在多个芯片中提供的各个硅通孔上形成的电阻器。当第一线路的电压等于或大于预设电压吋，第一信号产生单元可以施加导通信号，以及当第二线路的电压等于或大于预设电压吋，第二信号产生单元可以施加导通信号。第一信号产生单元可以包括第一ニ极管，以及第二信号产生单元可以包括第二ニ 极管。芯片选择信号产生单元可以包括一个或多个逻辑门，其接收从第一ニ极管和第 ニニ极管输出的信号作为输入信号。芯片选择信号产生单元可以包括AND门或NOR门，其接收从第一ニ极管和第二ニ 极管输出的信号作为输入信号。第一信号产生单元可以包括第一晶体管，其栅电极并联连接到第一线路，第二信号产生单元可以包括第二晶体管，其栅电极并联连接到第二线路，以及芯片选择信号产生単元可以具有双晶体管结构，其中第一晶体管的漏电极和第二晶体管的源电极彼此连接， 并且从第一晶体管的源电极或第二晶体管的漏电极生成芯片选择信号。第一线路和第二线路的电流流动方向可以彼此相反。分別在各个芯片中提供的第一降压单元和第二降压单元的降压的量可以相同。第一降压单元和第二降压单元的降压的量可以相同。在实施例中，ー种用于选择具有彼此叠层的多个芯片的叠层封装中的芯片的方法，包括向将分别在多个芯片中提供的第一降压单元串联连接的第一线路施加第一电压， 以及向将分别在多个芯片中提供的第二降压单元串联连接的第二线路施加第二电压；在各个芯片中根据第一线路的电压从第一信号产生单元生成第一信号以及在各个芯片中根据第二线路的电压从第二信号产生单元生成第二信号；以及組合第一信号和第二信号并且生成芯片选择信号。在向将分别在多个芯片中提供的第一降压单元串联连接的第一线路施加第一电压以及向将分别在多个芯片中提供的第二降压单元串联连接的第二线路施加第二电压中， 第一降压单元和第二降压单元可以是硅通孔。在向将分别在多个芯片中提供的第一降压单元串联连接的第一线路施加第一电压以及向将分别在多个芯片中提供的第二降压单元串联连接的第二线路施加第二电压中， 第一线路和第二线路的电流流动方向可以彼此相反。在在各个芯片中根据第一线路的电压从第一信号产生单元生成第一信号以及在各个芯片中根据第二线路的电压从第二信号产生单元生成第二信号中，当第一线路的电压等于或大于指定电压时，可以施加导通信号，以及当第二线路的电压等于或大于指定电压吋，可以施加导通信号。在在各个芯片中根据第一线路的电压从第一信号产生单元生成第一信号以及在各个芯片中根据第二线路的电压从第二信号产生单元生成第二信号中，第一信号和第二信号可以由ニ极管生成。在組合第一信号和第二信号并且生成芯片选择信号中，芯片选择信号可以由接收第一信号和第二信号作为输入信号的ー个或多个逻辑门生成。在組合第一信号和第二信号并且生成芯片选择信号中，芯片选择信号可以由多个芯片当中的至少两个芯片生成。
通过下面结合附图的详细描述，将更清楚地理解本发明的上述和其它方面、特征和其它优点，其中图1是传统的叠层封装的全景图；图2是图1的部分A(芯片选择焊盘部分)的剖视图；图3是显示使用再分布层连接芯片选择焊盘的示例的平面图；图4是显示用于使用导线选择芯片的方法的全景图；图5是显示根据本发明的实施例的叠层封装的配置的概念视图；图6到8是说明根据本发明的实施例的叠层封装的芯片选择操作的概念视图；图9是显示根据本发明的实施例的叠层封装的配置的概念视图；图10是说明根据本发明的实施例的叠层封装的芯片选择操作的概念视图；和图11是说明根据本发明的实施例的叠层封装的芯片选择操作的概念视图。
具体实施例方式在下文中，将參考附图描述本发明的实施例。但是，实施例仅仅用于说明目的并且不用来限制本发明的范围。图5是显示根据本发明的实施例的叠层封装的配置的概念视图。參考图5，在根据本发明的实施例的叠层封装中，堆叠四个芯片100、200、300和 400。各个芯片100、200、300和400分别具有第一降压单元102、202、302和402、第二降压单元104、204、304和404、第一信号产生单元106、206、306和406、第二信号产生单元108、 208,308和408以及芯片选择信号产生单元110,210,310和410。根据本发明的实施例的叠层封装具有多个芯片例如纵向堆叠的结构，并且图5所示的四个芯片仅仅表示示例。每个芯片具有至少两个硅通孔(TSV)。来自于控制器502的电压或电流施加于由串联连接多个第一硅通孔(未示出)形成的第一线路510和由串联连接多个第二硅通孔(未示出)形成的第二线路520，并且它们的电流流动方向可以被设置为彼此相反。在各个芯片中形成的第一降压单元102、202、302和402和第二降压单元104、204、 304和404没有特別的限制，只要它们能够降低从控制器502施加的电压。例如，第一降压単元102、202、302和402本身可以是硅通孔。也就是说，硅通孔可以被用作电阻器。否则， 第一降压单元102、202、302和402可以是单独地形成在硅通孔上的电阻器。第一降压单元 102、202、302和402和第二降压单元104、204、304和404的降压的量可以彼此相同或不同。 在另ー个示例中，第一降压单元102、202、302和402的降压的量可以彼此相同，以及第二降压单元104、204、304和404的降压的量可以彼此相同，以及第一降压单元102、202、302和 402和第二降压单元104、204、304和404的降压的量可以彼此不同。在本发明的各个实施例中，相同的意思包括基本上相同的。第一信号产生单元106、206、306和406以及第二信号产生单元108、208、308和 408根据第一降压单元102、202、302和402以及第二降压单元104、204、304和404的电平向芯片选择信号产生单元110、210、310和410发送“导通”信号。换句话说，当第一降压单元102、202、302和402以及第二降压单元104、204、304和404的电压高于预定电压时，第一信号产生单元106、206、306和406以及第二信号产生单元108、208、308和408可以发送 “导通”信号。此外，当第一降压单元102、202、302和402以及第二降压单元104、204、304 和404的电压低于预定电压吋，第一信号产生单元106、206、306和406以及第二信号产生単元108、208、308和408可以发送“导通”信号。“导通”信号可以是数字信号或模拟信号。 作为示例，图5显示了第一信号产生单元106、206、306和406以及第二信号产生单元108、 208,308和408是ニ极管。这里，“导通”信号可以是高电平信号。芯片选择信号产生单元110、210、310和410组合从第一信号产生单元106、206、 306和406以及第二信号产生单元108、208、308和408发送的“导通”和“关断”信号，并且生成确定多个芯片当中的哪个芯片将被选择的电信号。例如，芯片选择信号产生单元110、 210、310和410可以是逻辑门。芯片选择信号产生单元110、210、310和410可以是包括AND 门、OR门、反相器、NAND门、NOR门、XOR门和XNOR门中的至少任何ー个的逻辑门的组合。作为示例，在图5中，芯片选择信号产生单元110、210、310和410包括AND门。图6到8是说明根据本发明的实施例的叠层封装的芯片选择操作的概念视图。在各个实施例中，由于第一降压单元102、202、302和402以及第二降压单元104、204、304和 404是电阻器，因此术语‘降压単元’和‘电阻器’将被一起使用，以及由于第一信号产生单元106、206、306和406以及第二信号产生单元108、208、308和408是ニ极管，因此术语‘信号产生单元’和‘ニ极管’将被一起使用。根据本发明的实施例的一种用于选择叠层封装中的芯片的方法(或操作)包括 向由串联连接分別在多个芯片中形成的第一降压单元形成的第一线路施加第一电压以及向由串联连接分別在多个芯片中形成的第二降压单元形成的第二线路施加第二电压；根据各个芯片中的第一线路的电压从第一信号产生单元生成第一信号以及根据各个芯片中的第二线路的电压从第二信号产生单元生成第二信号；以及组合第一信号和第二信号并且生成芯片选择信号。參考图6，根据欧姆定律(V = IR)，流过第一线路510的电流是恒定的，以及每次电流流过每个电阻器时发生降压。在示例中，假定电流是0. IA以及各个电阻器102、202、 302和402的电阻是1 Ω，则每次电流流过每个电阻器时发生0. IV的降压。也就是说，如果电压在电流流过第一电阻器102之前是0. 8V，则在电流流过第一电阻器102之后发生0. IV 的降压，电压变为0. 7V。然后，电压在电流流过第二电阻器202之后变为0. 6V，在电流流过第三电阻器302之后变为0. 5V，以及在电流流过第四电阻器402之后变为0. 4V。多个第一信号产生单元106、206、306和406可以是ニ极管。ニ极管使得电流仅仅在ー个方向流动，并且可以使用已知的半导体制造方法制作。ニ极管具有在电压等于或大于阈值电压(Vth)时，电流从阳极流动到阴扱，即仅仅在正向流动的特性。例如，在使用具有0. 5V的阈值电压的ニ极管的情况下，如从图6可见，电流流向连接到第一线路510并且具有等于或大于0. 5V的电压的第一ニ极管106、第二ニ极管206和第三ニ极管306中的阴扱。由于小于阈值电压的0.4V的电压施加于第四ニ极管406，因此电流不流向阴极(在正向)。在实施例中，如果电流在正向流动，则ニ极管生成“导通”信号，以及如果电流不在正向流动，则ニ极管生成“关断”信号。这里，“关断”信号可以是低电平信号。參考图7，第二线路520被设置为使得电流向相反的方向流向第一线路510，以及在向下方向发生降压。例如，假定构成第二降压单元104、204、304和404的各个电阻器具有1 Ω的电阻并且电流是0. 1Α，由于电流在相反的方向流动，因此当0. 6V的电压施加于第八ニ极管408吋，在电流流过第八电阻器404之后发生0. IV的降压，以及0. 5V的电压施加于第七ニ极管308。然后，在电流流过第七电阻器304之后0. 4V的电压施加于第六ニ极管 208，以及在电流流过第六电阻器204之后0. 3V的电压施加于第五ニ极管108。S卩，电流在正向仅仅在施加了等于或大于0. 5V的阈值电压的电压的第七ニ极管308和第八ニ极管408 中流动，并且生成“导通”信号。參考图8，仅仅从构成第一信号产生单元106、206、306和406的ニ极管当中的第一二极管106、第二ニ极管206和第三ニ极管306生成“导通”信号，以及仅仅从构成第二信号产生单元108、208、308和408的ニ极管当中的第七ニ极管308和第八ニ极管408生成 “导通”信号。在第一信号产生单元106、206、306和406和第二信号产生单元108、208、308 和408当中，仅仅从第三ニ极管306和第七ニ极管308输出“导通”信号。与第一信号产生单元106、206、306和406以及第二信号产生单元108、208、308和 408连接的芯片选择信号产生单元110、210、310和410可以包括AND门。由于AND门是当 “导通”信号输入到两个输入端子时从输出端子输出“导通”信号的逻辑门，因此仅仅在与第三ニ极管306和第七ニ极管308连接的第三芯片300中形成的AND门或第三AND门310输出“导通”信号，通过该“导通”信号，被形成具有第三AND门310的第三芯片300可以被选择。下表1示出了用于选择其中堆叠四个芯片的叠层封装中的芯片的方法的示范性实施例。在表1中，A意指从第一信号产生单元输出的信号，B意指从第二信号产生单元输出的信号，C意指当芯片选择信号产生单元包括AND门时从芯片选择信号产生单元输出的信号，X意指“关断”信号(例如，数字信号0)，0意指“导通”信号(例如，数字信号1)，以及CS意指芯片选择信号。在第一信号产生单元与之并联连接的第一线路中的电流流动方向与在第二信号产生单元与之并联连接的第二线路中的电流流动方向相反。从表1可以容易看出，在芯片选择信号产生单元包括AND门的情况下，当A和B 二者是“导通”信号时，选择心片。表 权利要求
1.一种叠层封装，具有多个芯片，包括第一降压单元，分別在多个芯片中形成；第二降压单元，分別在多个芯片中形成；第一信号产生单元，并联连接到由串联连接第一降压单元形成的第一线路，分別在多个芯片中形成，并且被配置为根据第一线路的电压施加高电平信号；第二信号产生单元，并联连接到由串联连接第二降压单元形成的第二线路，分別在多个芯片中形成，并且被配置为根据第二线路的电压施加高电平信号；和芯片选择信号产生单元，分別在多个芯片中形成，并且被配置为组合从第一信号产生単元和第二信号产生单元输出的信号并且生成芯片选择信号。
2.根据权利要求1所述的叠层封装，其中该各个第一降压单元和各个第二降压单元是在多个芯片中形成的硅通孔。
3.根据权利要求2所述的叠层封装，其中该硅通孔包括从由金(Au)、银(Ag)、铜(Cu)、 铝(Al)、镍(Ni)、钨(W)、钛(Ti)、钼(Pt)、钯(Pd)、锡(Sn)、铅(Pb)、锌(Zn)、铜(In),Ig (Cd)、铬(Cr)和钼(Mo)、那些金属的氮化物、或多晶硅构成的组中选择出的至少任何ー个
4.根据权利要求1所述的叠层封装，其中该各个第一降压单元和各个第二降压单元是在多个芯片中形成的各个硅通孔上形成的电阻器。
5.根据权利要求1所述的叠层封装，其中当第一线路的电压等于或大于预设电压吋， 该第一信号产生单元施加高电平信号，以及当第二线路的电压等于或大于预设电压吋，第 ニ信号产生单元施加高电平信号。
6.根据权利要求1所述的叠层封装，其中该第一信号产生单元包括第一ニ极管，以及第二信号产生单元包括第二ニ极管。
7.根据权利要求6所述的叠层封装，其中该芯片选择信号产生单元包括ー个或多个逻辑门，其接收从第一ニ极管和第二ニ极管输出的信号作为输入信号。
8.根据权利要求6所述的叠层封装，其中该芯片选择信号产生单元包括AND门或NOR 门，其接收从第一ニ极管和第二ニ极管输出的信号作为输入信号。
9.根据权利要求1所述的叠层封装，其中第一信号产生单元包括第一晶体管，其栅电极并联连接到第一线路，第二信号产生单元包括第二晶体管，其栅电极并联连接到第二线路，以及芯片选择信号产生单元具有双晶体管结构，其中第一晶体管的漏电极和第二晶体管的源电极彼此连接，以及芯片选择信号从第一晶体管的源电极或第二晶体管的漏电极生成。
10.根据权利要求1所述的叠层封装，其中第一线路和第二线路的电流流动方向彼此相反。
11.一种叠层封装，具有多个芯片，包括第一降压单元，分別在多个芯片中形成；第二降压单元，分別在多个芯片中形成；和电压比较器，被配置为比较由串联连接第一降压单元形成的第一线路的芯片的电压与由串联连接第二降压单元形成的第二线路的芯片的电压，并且生成芯片选择信号。
12.根据权利要求11所述的叠层封装，其中第一降压单元和第二降压单元是硅通孔。
13.一种用于在具有多个芯片的叠层封装中选择芯片的方法，包括向由串联连接分別在多个芯片中形成的第一降压单元形成的第一线路施加第一电压，以及向由串联连接分別在多个芯片中形成的第二降压单元形成的第二线路施加第二电压；根据各个芯片中的第一线路的电压从第一信号产生单元生成第一信号，以及根据各个芯片中的第二线路的电压从第二信号产生单元生成第二信号；以及組合第一信号和第二信号并且生成芯片选择信号。
14.根据权利要求13所述的方法，其中，在向由串联连接分別在多个芯片中形成的第一降压单元形成的第一线路施加第一电压以及向由串联连接分別在多个芯片中形成的第 ニ降压单元形成的第二线路施加第二电压中，第一降压单元和第二降压单元是硅通孔。
15.根据权利要求13所述的方法，其中，在向由串联连接分別在多个芯片中形成的第一降压单元形成的第一线路施加第一电压以及向由串联连接分別在多个芯片中形成的第 ニ降压单元形成的第二线路施加第二电压中，第一线路和第二线路的电流流动方向彼此相汉。
16.根据权利要求13所述的方法，其中，在根据各个芯片中的第一线路的电压从第一信号产生单元生成第一信号以及根据各个芯片中的第二线路的电压从第二信号产生单元生成第二信号中，当第一线路的电压等于或大于预定电压吋，施加高电平信号，以及当第二线路的电压等于或大于预定电压吋，施加高电平信号。
17.根据权利要求13所述的方法，其中，在根据各个芯片中的第一线路的电压从第一信号产生单元生成第一信号以及根据各个芯片中的第二线路的电压从第二信号产生单元生成第二信号中，第一信号和第二信号由ニ极管生成。
18.根据权利要求13所述的方法，其中，在組合第一信号和第二信号并且生成芯片选择信号中，芯片选择信号由ー个或多个逻辑门生成，所述逻辑门接收第一信号和第二信号作为输入信号。
19.根据权利要求13所述的方法，其中，在組合第一信号和第二信号并且生成芯片选择信号中，从多个芯片当中的至少两个芯片生成芯片选择信号。
全文摘要
一种具有多个芯片的叠层封装包括第一降压单元，分别在多个芯片中形成；第二降压单元，分别在多个芯片中形成；第一信号产生单元，并联连接到由串联连接第一降压单元形成的第一线路，分别在多个芯片中形成，并且被配置为根据第一线路的电压施加高电平信号；第二信号产生单元，并联连接到由串联连接第二降压单元形成的第二线路，分别在多个芯片中形成，并且被配置为根据第二线路的电压施加高电平信号；和芯片选择信号产生单元，分别在多个芯片中形成，并且被配置为组合从第一信号产生单元和第二信号产生单元输出的信号并且生成芯片选择信号。
文档编号H01L25/065GK102568562SQ20111042849
公开日2012年7月11日 申请日期2011年12月20日 优先权日2010年12月20日
发明者姜泰敏, 孙在现, 尹喆根, 李丙焘, 李大雄, 金裕桓, 黄有景 申请人:海力士半导体有限公司