专利名称：半导体互连结构及形成方法
技术领域：
本发明涉及半导体技术，特别涉及一种能降低互连层应力迁移的半导体互连结构及形成方法。
背景技术：
随着半导体技术的进步，集成电路期间的尺寸变得越来越小，当集成电路的集成度增加时，芯片表面无法提供足够面积来制作所需的互连线。因此，目前超大规模集成电路的结构大都采用多层堆叠的金属互连结构。
在多层堆叠的金属互连结构中，每一层金属互连层都包括若干条金属互连线，位于同一层的金属互连线之间利用介质材料相隔离，位于不同层的金属互连线之间也利用介质材料相隔离，不同层的金属互连线之间通过导电插塞相连接。由于金属互连层和介质材料的热膨胀系数差异很大，因此，当多层堆叠的金属互连结构所处的环境温度产生较大的变化时，金属互连线与介质材料所受到的热应力差异也非常的大，使得多层堆叠的金属互连结构产生应力迁移(Stress Migration, SM)。
当金属互连结构从较高的制造工艺温度降低到室温时，金属互连层与介质材料都会收缩，由于金属互连层与介质材料的热膨胀系数不同，所述金属互连层会产生张应力，特别是导电插塞与金属互连层相连接的位置张应力最集中。所述张应力会在金属中形成空位，且在张应力的作用下，金属互连线、导电插塞中的过剩空位扩散、成核、生长并在导电插塞与金属互连层相连接的位置产生空洞，从而引起互连电阻增大甚至造成金属互连层与导电插塞电学隔离。请参考图1，为现有的金属互连结构中导电插塞与金属互连层相连接的位置产生空洞的结构示意图，其中金属互连线11和导电插塞12之间的位置形成空洞13。
公开号为US2006/0091557A1的美国专利文献公开了一种用于降低互连层应力迁移的半导体器件，请参考图2，具体包括:衬底20，位于衬底20表面的金属互连层21，位于所述金属互连层21表面的层间介质层22，贯穿所述层间介质层22的厚度且与所述金属互连层21相连接的导电插塞23，其中，所述导电插塞23内均匀地设置有纤维状碳纳米材料24。由于所述纤维状碳纳米材料24的共价键比金属键的键能更高，分离需要更大的能量，因此，具有所述纤维状碳纳米材料24的导电插塞23具有良好的抗应力迁移能力。且由于所述纤维状碳纳米结构具有高机械强度，所述纤维状碳纳米结构增强了导电插塞23的机械强度，使得导电插塞23与金属互连层21相连接的位置、导电插塞23不受应力迁移的影响。
但上述现有技术的形成工艺复杂，与现有的半导体制作工艺不匹配，生产成本高。发明内容
本发明解决的问题是提供一种半导体互连结构及形成方法，能提高半导体互连结构的抗应力迁移能力，且形成工艺简单。
为解决上述问题，本发明技术方案提供了一种半导体互连结构，包括:
金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部；
位于所述第一金属突出部表面的导电插塞，
其中，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。
可选的，所述导电插塞到第一金属突出部的端点的距离小于或等于所述导电插塞到金属层边缘的距离。
可选的，所述导电插塞到金属层边缘的距离大于等于2μπι。
可选的，所述金属突出部的宽度大于所述导电插塞的直径，小于或等于所述导电插塞的直径的1.5倍。
可选的，所述金属互连层还包括第二金属突出部，所述第二金属突出部位于所述导电插塞与第一金属突出部相接触的位置的至少一侧且与第一金属突出部相连接。
可选的，所述金属互连层还包括至少一条金属互连线，所述第二金属突出部通过至少一条金属互连线与金属层电学连接。
可选的，还包括，位于所述第二金属突出部表面的伪导电插塞。
可选的，所述金属层的面积大于所述第一金属突出部的面积。
本发明技术方案还提供了一种半导体互连结构的形成方法，包括:
提供金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部；
在所述金属互连层表面形成层间介质层；
在所述层间介质层内形成贯穿所述层间介质层的导电插塞，所述导电插塞位于第一金属突出部表面，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。
可选的，所述金属互连层还包括第二金属突出部，所述第二金属突出部位于所述导电插塞与第一金属突出部相接触的位置的至少一侧。
可选的，所述金属互连层还包括至少一条金属互连线，所述第二金属突出部通过至少一条金属互连线与金属层电学连接。
可选的，还包括，在所述层间介质层内形成贯穿所述层间介质层的伪导电插塞，所述伪导电插塞位于第二金属突出部表面。
可选的，所述伪导电插塞与导电插塞在同一形成工艺中形成。
可选的，所述金属互连层和导电插塞的材料为铜，形成工艺为双大马士革铜互连工艺。
与现有技术相比，本发明技术方案具有以下优点:
所述半导体互连结构的金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部，导电插塞位于所述第一金属突出部表面，且所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。当金属互连结构从较高的制造工艺温度降低到室温时，所述导电插塞到第一金属突出部的端点对应的部分第一金属突出部和所述导电插塞到金属层边缘对应的部分第一金属突出部都会发生收缩，产生的应力相互抵消，使得导电插塞和金属突出部的位置不会发生相对错位，所述导电插塞和金属突出部相接触的位置不会产生空洞。
进一步的，所述导电插塞与第一金属突出部相接触的位置的至少一侧形成有第二金属突出部，所述第二金属突出部与第一金属突出部相连接，可以增强所述第一金属突出部的机械强度，能有效防止第一金属突出部向金属层的方向收缩，避免了导电插塞与第一金属突出部相连接的位置发生断裂。
进一步的，利用金属互连线将所述第二金属突出部与金属层相连接，使得所述导电插塞到金属层的互连电阻变小。
进一步的，在所述第二金属突出部表面形成伪导电插塞，利用所述伪导电插塞分散了导电插塞与第一金属突出部相接触的位置的空位的数量，降低了所述导电插塞与第一金属突出部相接触的位置产生空位的概率。
图1是现有的金属互连结构中导电插塞与金属互连层相连接的位置产生空洞的结构示意图2是现有的一种用于降低互连层应力迁移的半导体器件的结构示意图3至图6为本发明实施例的半导体互连结构的结构示意图7为本发明实施例的半导体互连结构的形成方法的流程示意图8至图10为本发明实施例的半导体互连结构的形成过程的剖面结构示意图。
具体实施方式
由于背景技术提到的现有技术形成工艺复杂，与现有的半导体制作工艺不匹配，生产成本高，发明人发现，所述用于形成空洞的空位是在以硅通孔和金属互连层相接触的位置为圆心的圆形金属层内形成的，如果所述金属互连层的面积很小，张应力形成的空位的数量不多，形成空洞的概率就会大幅降低，由此，发明人提出了一种半导体互连结构，请参考图3，为本实施例的半导体互连结构的结构示意图，包括:金属互连层01，所述金属互连层01包括金属层02和与所述金属层02边缘相连接的金属突出部03 ;位于所述金属突出部03表面的导电插塞04 ;其中，所述导电插塞04到金属突出部03的端点的距离SI为最小设计尺寸。所述最小设计尺寸为在布图设计时导电插塞的侧壁到金属互连层边缘的最小间距，当导电插塞的侧壁到金属互连层边缘的间距小于所述最小尺寸时，由于对准工艺的误差，容易使得只有部分导电插塞位于金属互连层表面，使得互连电阻变大，影响互连结构的电学性能。为了尽可能避免所述金属层02内形成的空位通过空位扩散在所述导电插塞04和金属突出部03相连接的位置形成空洞，所述导电插塞04到金属突出部03的顶端的距离为最小设计尺寸，以使得所述导电插塞04到所述金属层02边缘的距离最大。由于与金属层02相比，所述金属突出部03的面积较小，金属突出部03产生的空位的数量不多，不容易在所述导电插塞04和金属突出部03相连接的位置形成空洞，不会影响金属互连结构的电学性能。
但发明人经过实验发现，虽然金属突出部的面积很小，通过张应力的作用产生的空位的数量较少，但导电插塞和金属突出部相连接的位置仍可能会断裂或形成空洞。发明人经过研究发现，这主要是因为:当金属互连结构从较高的制造工艺温度降低到室温时，金属突出部与介质材料都会收缩，由于金属互连层与介质材料的热膨胀系数不同，金属突出部向金属层的方向收缩的距离更大，而导电插塞由于层间介质层的阻挡，收缩的距离较小，使得导电插塞和金属突出部的位置发生相对错位，所述导电插塞和金属突出部相接触的位置发生断裂产生空洞，使得金属互连结构电阻变大甚至发生断路，导致芯片损毁。
为此，发明人经过研究，又提出了一种半导体互连结构，包括:金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部；位于所述第一金属突出部表面的导电插塞，其中，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。由于当金属互连结构从较高的制造工艺温度降低到室温时，所述导电插塞到第一金属突出部的端点对应的部分第一金属突出部也会发生收缩，所述收缩产生的应力至少会抵消部分所述导电插塞到金属层边缘对应的部分第一金属突出部因为受冷收缩产生的应力，使得所述第一金属突出部向金属层方向收缩的距离减小，避免使得所述导电插塞和第一金属突出部的位置发生错位，导致所述导电插塞和第一金属突出部相接触的位置发生断裂产生空洞。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。
本发明实施例首先提供了一种半导体互连结构，请参考图4，为本发明实施例的半导体互连结构的俯视视角的结构示意图，具体包括:金属互连层110，所述金属互连层110包括金属层111、第一金属突出部112和第二金属突出部113 ;所述第一金属突出部112与金属层111的边缘相接触；位于所述第一金属突出部112表面的导电插塞120,其中，所述导电插塞120到第一金属突出部112的端点的距离S2大于最小设计尺寸；所述第二金属突出部113位于所述导电插塞120与第一金属突出部112相接触的位置的两侧。
所述金属互连层110的材料为铜或铝，在本实施例中，所述金属互连层110的材料为铜。
所述金属层111为面积较大的金属互连层，如果直接将导电插塞形成于所述面积较大的金属层111表面，金属层受冷产生的张应力会产生很多空位，非常容易在导电插塞与金属层相接触的位置形成空洞。因此，需要将所述导电插塞形成于一个面积较小的金属互连层表面。在本实施例中，将所述导电插塞120形成于所述第一金属突出部112的表面。所述第一金属突出部112的形状为细长的长方形，所述第一金属突出部112的宽度大于所述导电插塞120的直径，小于等于所述导电插塞120的直径的1.5倍，不仅可保证所述导电插塞120能完全形成于所述第一金属突出部112的表面，避免影响互连结构的电学性能，而且较窄的第一金属突出部112可保证形成的空位的数量也较少，有利于降低形成空洞的概率。当所述导电插塞120的横截面图形为圆形时，所述直径为圆形的直径；当所述导电插塞120的横截面图形为正方形时，所述直径为正方形的边长。发明人经过研究发现，当所述导电插塞120到金属层111边缘的距离大于等于2 μ m时，金属层111内产生的空位不会扩散到导电插塞120与第一金属突出部112接触的位置,使得所述导电插塞120与第一金属突出部112接触的位置产生空洞的概率降低。在本实施例中，所述导电插塞120到金属层111边缘的距离等于2 μ m。
当金属互连结构从较高的制造工艺温度降低到室温时，为了避免因膨胀系数的不同导致的第一金属突出部112和导电插塞120的位置发生错位，所述导电插塞120不位于所述第一金属突出部112的端点处，所述导电插塞120到第一金属突出部112的端点的距离S2大于最小设计尺寸。且所述导电插塞120到第一金属突出部112的端点对应的第一金属突出部为第一部分1121,所述导电插塞120到金属层边缘111对应的第一金属突出部为第二部分1122，所述第一部分1121和第二部分1122相对设置。由于所述第一部分1121也会发生收缩，所述收缩产生的应力至少会抵消部分所述第二部分1122因为受冷收缩产生的应力，使得所述第一金属突出部112向金属层111方向收缩的距离减小，避免使得所述导电插塞120和第一金属突出部112的位置发生错位，导致所述导电插塞120和第一金属突出部112相接触的位置发生断裂产生空洞。在本实施例中，所述第一部分1121的长度等于所述第二部分1122的长度，使得两者因受冷收缩产生的应力相抵消，避免使得所述导电插塞120和第一金属突出部112的位置发生错位。在其他实施例中，所述第一部分1121的长度小于所述导电插塞120到金属层边缘111的距离。
在本实施例中，所述金属互连层110还包括第二金属突出部113，所述第二金属突出部113位于所述导电插塞120与第一金属突出部112相接触的位置的两侧且与第一金属突出部112相连接。在其他实施例中，所述第二金属突出部113至少位于所述导电插塞120与第一金属突出部112相接触的位置的一侧。由于所述第一金属突出部112更容易向金属层111的方向收缩，容易使得导电插塞120与第一金属突出部112发生断裂，在所述导电插塞120与第一金属突出部112相接触的位置的两侧具有第二金属突出部113，所述第二金属突出部113可增强所述第一金属突出部112的机械强度，能有效防止第一金属突出部112向金属层111的方向收缩，避免了导电插塞120与第一金属突出部112相连接的位置发生断裂。
本发明上述实施例虽然能有效的避免导电插塞120与第一金属突出部112相接触的位置产生空洞，所述第一金属突出部112长度较大，宽度较小，电阻较大，使得整体的互连电阻较大，因此，本发明另一实施例还提供了一种半导体互连结构，请参考图5，具体包括:金属互连层110,所述金属互连层110包括金属层111、第一金属突出部112、第二金属突出部113和金属互连线114 ;所述第一金属突出部112与金属层111的边缘相接触；位于所述第一金属突出部112表面的导电插塞120,其中,所述导电插塞120到第一金属突出部112的端点的距离大于最小设计尺寸；所述第二金属突出部113位于所述导电插塞120与第一金属突出部112相接触的位置的两侧；所述金属互连线114将所述第二金属突出部113与金属层111相连接。
在本实施例中，所述金属互连线114分别与第二金属突出部113的端点和金属层111的边缘相连接。由于所述第二金属突出部113位于所述第一金属突出部112的两侧，所述金属互连线114为两条与所述第一金属突出部112平行的金属线。在其他实施例中，所述金属互连线114可将第二金属突出部113的任意位置与金属层111的边缘相连接，且每个第二金属突出部113上可连接多个平行的金属互连线114。由于多根金属互连线114能有效降低导电插塞120与金属层111之间的互连电阻，从而能提高所述金属互连结构的电学性能。
由于所述第二金属突出部113会少量增加导电插塞120周围的金属互连层的面积，会少量增加通过张应力的作用产生的空位数量，本发明实施例还提供了一种半导体互连结构，请参考图6，所述第二金属突出部113表面还形成有伪导电插塞130。所述伪导电插塞130不用于信号连接，只是为了减小聚集在导电插塞120与第一金属突出部112相接触的位置的空位数量，降低所述导电插塞120与第一金属突出部112相接触的位置产生空位的概率。由于张应力的作用产生的空位不仅聚集在导电插塞120与第一金属突出部112相接触的位置，还会聚集于所述伪导电插塞130与第二金属突出部113相接触的位置，分散了导电插塞120与第一金属突出部112相接触的位置的空位的数量，降低了所述导电插塞120与第一金属突出部112相接触的位置产生空位的概率。
在本实施例中，所述伪导电插塞130形成于第二金属突出部113与金属互连线113相连接的位置，在其他实施例中，当金属互连层只包括金属层、第一金属突出部和第二金属突出部时，所述伪导电插塞位于所述第二金属突出部的表面。
本发明实施例还提供了一种如上述实施例所述的半导体互连结构的形成方法，请参考图7，为所述半导体互连结构的形成方法的流程示意图，包括:
步骤S101，提供金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部；
步骤S102,在所述金属互连层表面形成层间介质层；
步骤S103，在所述层间介质层内形成贯穿所述层间介质层的导电插塞，所述导电插塞位于第一金属突出部表面，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。
图8至图10为本发明实施例的导体互连结构的形成过程的剖面结构示意图。
请参考图8，提供金属互连层110，所述金属互连层110包括金属层111和与所述金属层111边缘相连接的第一金属突出部112。
在其他实施例中，所述金属互连层还可以包括位于待形成的导电插塞与第一金属突出部相接触的位置的至少一侧的所述第二金属突出部，所述第二金属突出部通过至少一条金属互连线与金属层电学连接。由于所述金属互连层的具体结构在上述实施例中作了说明，在此不作赘述。
在本实施例中，由于所述金属互连层110的材料为铜，形成所述金属互连层的工艺为双大马士革铜互连工艺。在其他实施例中，当所述金属互连层110的材料为铝时，所述形成所述金属互连层的工艺为铝互连工艺。
请参考图9,在所述金属互连层110表面形成层间介质层140。
所述层间介质层140的材料为氧化硅或低K介质材料。形成所述层间介质层140的工艺为化学气相沉积、等离子体增强化学气相沉积等。
请参考图10，在所述层间介质层140内形成贯穿所述层间介质层140的导电插塞120,所述导电插塞120位于第一金属突出部112表面,所述导电插塞120到第一金属突出部112的端点的距离大于最小设计尺寸。
在本实施例中，所述导电插塞120内填充的导电材料为铜，形成工艺为双大马士革铜互连结构。在其他实施例中，也可以在所述导电插塞内填充钨作为导电材料。
在其他实施例中，当所述金属层包括第二金属突出部时，在所述层间介质层内形成贯穿所述层间介质层的伪导电插塞，所述伪导电插塞位于第二金属突出部表面。所述伪导电插塞的结构与导电插塞相同，因此，所述伪导电插塞可与导电插塞在同一形成工艺中形成，以节省工艺步骤。
由于所述伪导电插塞的具体结构在上述实施例中作了说明，在此不作赘述。
综上，本发明实施例的半导体互连结构的金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部，导电插塞位于所述第一金属突出部表面，且所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。当金属互连结构从较高的制造工艺温度降低到室温时，所述导电插塞到第一金属突出部的端点对应的部分第一金属突出部和所述导电插塞到金属层边缘对应的部分第一金属突出部都会发生收缩，产生的应力相互抵消，使得导电插塞和金属突出部的位置不会发生相对错位，所述导电插塞和金属突出部相接触的位置不会产生空洞。
进一步的，所述导电插塞与第一金属突出部相接触的位置的至少一侧形成有第二金属突出部，所述第二金属突出部与第一金属突出部相连接，可以增强所述第一金属突出部的机械强度，能有效防止第一金属突出部向金属层的方向收缩，避免了导电插塞与第一金属突出部相连接的位置发生断裂。
进一步的，利用金属互连线将所述第二金属突出部与金属层相连接，使得所述导电插塞到金属层的互连电阻变小。
进一步的，在所述第二金属突出部表面形成伪导电插塞，利用所述伪导电插塞分散了导电插塞与第一金属突出部相接触的位置的空位的数量，降低了所述导电插塞与第一金属突出部相接触的位置产生空位的概率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种半导体互连结构，其特征在于，包括: 金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部; 位于所述第一金属突出部表面的导电插塞， 其中，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。
2.如权利要求1所述的半导体互连结构，其特征在于，所述导电插塞到第一金属突出部的端点的距离小于或等于所述导电插塞到金属层边缘的距离。
3.如权利要求1所述的半导体互连结构，其特征在于，所述导电插塞到金属层边缘的距离大于等于2 μ m。
4.如权利要求1所述的半导体互连结构，其特征在于，所述金属突出部的宽度大于所述导电插塞的直径，小于或等于所述导电插塞的直径的1.5倍。
5.如权利要求1所述的半导体互连结构，其特征在于，所述金属互连层还包括第二金属突出部，所述第二金属突出部位于所述导电插塞与第一金属突出部相接触的位置的至少一侧且与第一金属突出部相连接。
6.如权利要求5所述的半导体互连结构，其特征在于，所述金属互连层还包括至少一条金属互连线，所述第二金属突出部通过至少一条金属互连线与金属层电学连接。
7.如权利要求5或6所述的半导体互连结构，其特征在于，还包括，位于所述第二金属突出部表面的伪导电插塞。
8.如权利要求1所述的半导体互连结构，其特征在于，所述金属层的面积大于所述第一金属突出部的面积。
9.一种半导体互连结构的形成方法，其特征在于，包括: 提供金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部； 在所述金属互连层表面形成层间介质层； 在所述层间介质层内形成贯穿所述层间介质层的导电插塞，所述导电插塞位于第一金属突出部表面，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。
10.如权利要求9所述的半导体互连结构的形成方法，其特征在于，所述金属互连层还包括第二金属突出部，所述第二金属突出部位于所述导电插塞与第一金属突出部相接触的位置的至少一侧。
11.如权利要求10所述的半导体互连结构的形成方法，其特征在于，所述金属互连层还包括至少一条金属互连线，所述第二金属突出部通过至少一条金属互连线与金属层电学连接。
12.如权利要求10所述的半导体互连结构的形成方法，其特征在于，还包括，在所述层间介质层内形成贯穿所述层间介质层的伪导电插塞，所述伪导电插塞位于第二金属突出部表面。
13.如权利要求12所述的半导体互连结构的形成方法，其特征在于，所述伪导电插塞与导电插塞在同一形成工艺中形成。
14.如权利要求9所述的半导体互连结构的形成方法，其特征在于，所述金属互连层和导电插塞的材料为铜，形成工艺为双大马士革铜互连工艺。
全文摘要
一种半导体互连结构及形成方法，所述半导体互连结构包括金属互连层，所述金属互连层包括金属层和与所述金属层边缘相连接的第一金属突出部；位于所述第一金属突出部表面的导电插塞，其中，所述导电插塞到第一金属突出部的端点的距离大于最小设计尺寸。当半导体互连结构从较高的制造工艺温度降低到室温时，所述导电插塞到第一金属突出部的端点对应的部分第一金属突出部和所述导电插塞到金属层边缘对应的部分第一金属突出部都会发生收缩，产生的应力相互抵消，使得导电插塞和金属突出部的位置不会发生相对错位，所述导电插塞和金属突出部相接触的位置不会产生空洞。
文档编号H01L21/768GK103187395SQ20111045410
公开日2013年7月3日 申请日期2011年12月29日 优先权日2011年12月29日
发明者甘正浩 申请人:中芯国际集成电路制造(上海)有限公司