专利名称：多通道ldmos器件的制作方法
技术领域：
本实用新型涉及半导体功率器件技术领域，尤其涉及多通道LDMOS器件。
背景技术：
随着微电子技术的高速发展，高压BCD工艺已广泛应用于LED驱动、开关电源等模拟电路领域。其中功率管主要采用横向双扩散MOS器件(Lateral Double-diffused M0SFET)，在满足其耐压要求的前提下降低其比导通电阻(导通电阻X面积)成为高压BCD 工艺发展的主要方向。传统LDMOS采用单resurf (reduced surface field，降低表面场) 或者2倍resurf技术，随着现代模拟电路的飞速发展，这种结构越来越不能满足芯片设计者对小面积高可靠性的芯片的要求。对此有人提出了 SJ(Super Junction，超级阱)DM0S， 但这种结构对工艺要求较高，国际上只有极少数公司能够制造出此类器件；另一类应用较多的功率器件VDMOS需要制备外延和薄片等特殊技术，成本较高，制造周期较长；此外具有较小导通电阻的IGBT等器件受其关断速度慢、开启电压高、可靠性较差、集成较为复杂等因素制约也很少用在高压B⑶工艺领域。另外，美国Power htegrations公司提出了一种利用双通道来降低导通电阻的LDM0S，这种结构利用2. 5倍resurf技术，可形成双通道 LDM0S，其比导通电阻比目前常用的2倍resurf LDMOS降低了 30%左右。图1是传统2倍resurf LDMOS晶体管的结构示意图。如图1所示，传统2倍resurf LDMOS仅有一个导电通路，，见图1中阱3a下方的漂移区2a，衬底区域Ia和阱3a的目的都是为了帮助漂移区加耗尽，这就是2倍resurf原理，提高漂移区加的浓度可以减少其导通电阻，但当其浓度达到一定值时漂移区加无法靠Ia和3a耗尽，此时耐压下降，达不到应用要求。图2是现有技术中双通道LDMOS晶体管的结构示意图。如图2所示，双通道结构的LDMOS与图1所示的2倍resurf LDMOS的区别在于，阱北由表面埋入到体内，这样电流通路就有两个通道，与图1相比LDMOS多出了一个高浓度的表面通道，当两种结构的漂移区拥有相同剂量条件下，图2所示结构的导通电阻比图1所示结构的小。此外由于图2具有两个通道，其漂移区2b更容易被耗尽，当满足相同高耐压条件时，图2所示结构的漂移区2b 可以具有更高的浓度，这样其导通电阻也就更小，这就是2. 5倍resurf原理。但LDMOS的导通电阻仍有降低的空间。
实用新型内容本实用新型要解决的技术问题在于，针对现有技术中LDMOS的导通电阻或耐压达不到应用要求的缺陷，提供一种具有低导通电阻和高耐压的多通道LDM0S，同时针对现有技术中制备具有低导通电阻和高耐压的多通道LDMOS的工艺较复杂的缺陷，提供一种工艺步骤简单且对工艺设备要求不高的多通道LDMOS器件。本实用新型解决其技术问题所采用的技术方案是提供一种多通道LDM0S，包括位于衬底中的源区、漏区、栅介质层、场氧化层、金属前介质、漂移区、衬底阱接触区、衬底阱、源极金属和漏极金属，所述衬底阱与所述漂移区间无间隔，所述漂移区的导电类型与所述多通道LDMOS的沟道导电类型相同，所述衬底阱的导电类型与所述多通道LDMOS的沟道导电类型相反，还包括埋层条阵列，所述埋层条阵列包括至少一排横向排布的多个第一埋层条，所述埋层条阵列位于所述场氧化层下方、被所述漂移区包围且距离所述场氧化层一段距离，所述第一埋层条的导电类型与所述多通道 LDMOS的沟道导电类型相反。本实用新型一种多通道LDMOS中，还包括位于所述衬底阱下且与所述衬底阱接触的埋层，所述埋层与所述第一埋层条的导电类型相同。本实用新型一种多通道LDMOS中，所述埋层条阵列还包括至少一排与所述多个第一埋层条相对应的多个第二埋层条，每排中的所述多个第一埋层条和所述多个第二埋层条相间排布，且所述第二埋层条与所述第一埋层条的导电类型相反。本实用新型一种多通道LDMOS中，所述多通道LDMOS的沟道的导电类型为η型，所述第一埋层条为P型。本实用新型一种多通道LDMOS中，所述多通道LDMOS的沟道的导电类型为ρ型，所述第一埋层条为η型。本实用新型多通道LDMOS器件的有益效果为通过增加埋层条阵列增加了 LDMOS 中的导电通道，进而降低了 LDMOS的比导通电阻，提高了 LDMOS的耐压值。由该LDMOS器件构成的高压功率集成电路可用于消费类电子、显示驱动等多种产品中。
下面将结合附图及实施例对本实用新型作进一步说明，附图中图1是传统2倍resurf LDMOS晶体管的结构示意图；图2是现有技术中双通道LDMOS晶体管的结构示意图；图3是根据本实用新型一个实施例的高压多通道LDMOS晶体管的剖面示意图；图4是根据本实用新型一个实施例的高压多通道LDMOS晶体管的结构示意图；图5是根据本实用新型另一个实施例的高压多通道LDMOS晶体管的结构示意图；图6是根据本实用新型另一个实施例的高压多通道LDMOS晶体管的结构示意图；图7-12是根据本实用新型一个实施例的B⑶工艺下形成多通道LDMOS晶体管的剖面示意图；图13是根据本实用新型一个实施例的B⑶工艺下多通道LDMOS晶体管的制备方法的流程图；图14是利用三维仿真软件silvaco对本实用新型多通道LDMOS晶体管进行仿真的仿真结构图；图15是传统2倍resurf LDMOS晶体管、2. 5倍resurf双通道LDMOS与本实用新型多通道LDMOS晶体管的耐压曲线图；图16是传统2倍resurf LDMOS晶体管、2. 5倍resurf双通道LDMOS与本实用新型多通道LDMOS晶体管的IV特性仿真图。
具体实施方式
[0025]为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以释本实用新型，并不用于限定本实用新型。图4是根据本实用新型一个实施例的高压多通道LDMOS晶体管的结构示意图，图 3示出了该实施例的剖面示意图。在本实施例中，高压多通道LDMOS晶体管位于衬底1中， 包括漂移区2、衬底阱7、衬底阱接触区4、源区5、漏区6、栅介质层10、源极金属8、漏极金属 9、场氧化层11、金属前介质12和埋层条阵列，埋层条阵列又包括一排横向排布的多个第一埋层条3A。另外，多通道LDMOS晶体管还可以包括与包含多个第一埋层条3A的埋层条排相对应的埋层3B。衬底阱7与漂移区2间无间隔，漂移区2的导电类型与多通道LDMOS的沟道导电类型相同，衬底阱7的导电类型与多通道LDMOS的沟道导电类型相反。漏区6位于漏极金属9下、被漂移区2包围。源区5和衬底阱接触区4并排处于源极金属8下、被衬底阱7包围。栅介质层10处于栅氧化层11上，且栅介质层10、源极金属8和漏极金属9间通过金属前介质层12相互隔离。埋层条阵列位于场氧化层11下方、被漂移区2包围且距离场氧化层11 一段距离，第一埋层条3A的导电类型与多通道LDMOS的沟道导电类型相反。 埋层3B位于衬底阱7下且与衬底阱7接触，埋层:3B与第一埋层条3A的导电类型相同。多通道LDMOS晶体管可以是n_LDM0S晶体管，也可以是p_LDM0S晶体管。当多通道LDMOS晶体管是n-LDMOS时，衬底1为ρ型，第一埋层条3Α为ρ型，漂移区2为η型，衬底阱7为ρ型，源区5和漏区6均为η型，衬底阱接触区4与衬底阱7的导电类型相同为ρ 型。当多通道LDMOS晶体管是p-LDMOS时，衬底1为η型，第一埋层条3Α为η型，漂移区2 为P型，衬底阱7为η型，源区5和漏区6均为ρ型，衬底阱接触区4与衬底阱7的导电类型相同为η型。本实用新型提供的多通道LDMOS是一种横向导电的功率器件，在图2所示的双通道结构的基础上，将埋层阱做成了条状。条状结构的埋层阱可以通过版图实现，即在版图上将埋层阱3对应区域做成条状，条宽0. 5um-l. 5um,间隔0. 5um_l. 5um。由于第一埋层条3A 可以在X、Y、Z方向同时耗尽，具有更强的耗尽能力，因此形成3D resurf结构，此时由于埋层阱做成条状后空出了一半的漂移区2，使得电流通道较图3所示结构更多，可以具有更小的导通电阻。同时，衬底阱7下埋层;3B的引入可以提高LDMOS的开态耐压，使其具有更大的安全工作区。图5是根据本实用新型另一个实施例的高压多通道LDMOS晶体管的结构示意图。 在本实施例中，高压多通道LDMOS晶体管位于衬底1中，包括漂移区2、衬底阱7、衬底阱接触区4、源区5、漏区6、栅介质层10、源极金属8、漏极金属9、场氧化层11、金属前介质12和埋层条阵列，埋层条阵列又包括N排埋层条排(N为任意大于等于1的自然数)，其中每排埋层条排包括横向排布的多个第一埋层条3A，且每个埋层条排间有一定间隔。另外，多通道LDMOS晶体管还可以包括与每个埋层条排相对应的埋层:3B。衬底阱7与漂移区2间无间隔，漂移区2的导电类型与多通道LDMOS的沟道导电类型相同，衬底阱7的导电类型与多通道LDMOS的沟道导电类型相反。漏区6位于漏极金属9下、被漂移区2包围。源区5和衬底阱接触区4并排处于源极金属8下、被衬底阱7包围。栅介质层10处于栅氧化层11 上，且栅介质层10、源极金属8和漏极金属9间通过金属前介质层12相互隔离。埋层条阵列位于场氧化层11下方、被漂移区2包围且距离场氧化层11 一段距离，第一埋层条3A的
5导电类型与多通道LDMOS的沟道导电类型相反。埋层:3B位于衬底阱7下且与衬底阱7接触，埋层3B与第一埋层条3A的导电类型相同。多通道LDMOS晶体管可以是n-LDMOS晶体管，也可以是p_LDM0S晶体管。当多通道LDMOS晶体管是n-LDMOS时，衬底1为ρ型，第一埋层条3Α为ρ型，漂移区2为η型，衬底阱7为ρ型，源区5和漏区6均为η型，衬底阱接触区4与衬底阱7的导电类型相同为ρ 型。当多通道LDMOS晶体管是p-LDMOS时，衬底1为η型，第一埋层条3Α为η型，漂移区2 为P型，衬底阱7为η型，源区5和漏区6均为ρ型，衬底阱接触区4与衬底阱7的导电类型相同为η型。本实用新型提供的多通道LDMOS是一种横向导电的功率器件，在图4所示的多通道结构的基础上，将埋层条排纵向扩展，形成了更多的导电通道，可以具有更小的导通电阻，按照这种结构原理，理论上可以制造出纵向N通道的LDMOS晶体管，其导通电阻可以无限降低。图6是根据本实用新型另一个实施例的高压多通道LDMOS晶体管的结构示意图。 在本实施例中，高压多通道LDMOS晶体管位于衬底1中，包括漂移区2、衬底阱7、衬底阱接触区4、源区5、漏区6、栅介质层10、源极金属8、漏极金属9、场氧化层11、金属前介质12和埋层条阵列，埋层条阵列又包括至少一个埋层条排，每个埋层条排包括横向排布的多个第一埋层条3Α和多个第二埋层条3’Α。另外，多通道LDMOS晶体管还可以包括与埋层条排相对应的埋层3Β。衬底阱7与漂移区2间无间隔，漂移区2的导电类型与多通道LDMOS的沟道导电类型相同，衬底阱7的导电类型与多通道LDMOS的沟道导电类型相反。漏区6位于漏极金属9下、被漂移区2包围。源区5和衬底阱接触区4并排处于源极金属8下、被衬底阱7包围。栅介质层10处于栅氧化层11上，且栅介质层10、源极金属8和漏极金属9间通过金属前介质层12相互隔离。埋层条阵列位于场氧化层11下方、被漂移区2包围且距离场氧化层11 一段距离。在埋层条阵列中，每一埋层条排中，每个第一埋层条3Α和每个第二埋层条3’ A相间排布，且第一埋层条3Α的导电类型与多通道LDMOS的沟道导电类型相反，而第二埋层条3’Α与第一埋层条3Α的导电类型相反。尽管图6中只示出了一排埋层条排，但这只是为了简化说明，而不用于限制本实用新型，在本实用新型的实施例中可以包括任意合适层次的埋层条阵列。另外，埋层3Β位于衬底阱7下且与衬底阱7接触，埋层:3Β与第一埋层条3Α的导电类型相同。多通道LDMOS晶体管可以是n-LDMOS晶体管，也可以是p-LDMOS晶体管。当多通道LDMOS晶体管是n-LDMOS时，衬底1为ρ型，第一埋层条3Α为ρ型，第二埋层条3’Α为η 型，漂移区2为η型，衬底阱7为ρ型，源区5和漏区6均为η型，衬底阱接触区4与衬底阱 7的导电类型相同为ρ型。当多通道LDMOS晶体管是p-LDMOS时，衬底1为η型，第一埋层条3Α为η型，第二埋层条3’ A为ρ型，漂移区2为ρ型，衬底阱7为η型，源区5和漏区6 均为P型，衬底阱接触区4与衬底阱7的导电类型相同为η型。本实用新型提供的多通道LDMOS是一种横向导电的功率器件，在图4和5所示的多通道结构的基础上，增加了第二埋层条3’ Α，且第二埋层条3’ A与第一埋层条3Α的导电类型相反，因而在满足相同耐压条件下，图6所示结构的多通道LDMOS可以具有比图4和图 5所示结构更小的导通电阻。图13是根据本实用新型一个实施例的B⑶工艺下多通道LDMOS晶体管的制备过
6程的流程图。图10所示的流程图是参考图5-12进行描述的。在图5-13所示的实施例中， B⑶工艺下多通道LDMOS晶体管的制备方法开始于步骤Si。在步骤Sl中，如图7所示，采用高能离子注入和高温推结的方法在在衬底1中形成漂移区2，漂移区2的导电类型与待形成的多通道LDMOS的沟道导电类型相同。以 n-LDMOS为例，采用ρ型衬底l，p型衬底1的电阻率约为50-150欧姆 厘米，η型杂质注入剂量约为2E12cm-2-5E12cm-2，推结温度约为1200度，推结时间约为200分钟-400分钟。在步骤S2中，如图8所示，进行有源区刻蚀并进行硅局部氧化形成场氧化层11。 场氧化层11的厚度约为5000A-7000A，场氧化层11可以显著降低多通道LDMOS晶体管的表面电场。在步骤S3中，如图9所示，采用高能离子注入的方法在在漂移区2中形成埋层条阵列，埋层条阵列包括至少一排横向排布的多个第一埋层条3A，埋层条阵列位于场氧化层 11下方且距离场氧化层11 一段距离，第一埋层条3A的导电类型与多通道LDMOS的沟道的导电类型相反。条状结构的埋层阱可以通过版图实现，即在版图上将埋层阱3对应区域做成条状，条宽0. 5um-l. 5um，间隔0. 5um_l. 5um。以n-LDMOS为例，可以注入ρ型杂质，该ρ型杂质可以为硼，注入剂量约为lE12cm-2-4E12cm-2，注入能量约为900KeV_1500KeV。另外， 还可以形成埋层3B，埋层;3B位于衬底阱7下且与衬底阱7接触，埋层:3B与第一埋层条3A 的导电类型相同。埋层3B和第一埋层条3A可以同时形成，也可以分步形成。在本实用新型的另一个实施例中，形成如图5所示的多通道LDMOS晶体管时，需要通过不同注入能量的多次离子注入来实现，同时还要适当增加漂移区2的推结时间和漂移区2相应杂质的注入剂量以便漂移区2能够包围全部的埋层条阵列。以n-LDMOS为例，每增加一排埋层条，相应的η型漂移区2的η型杂质注入剂量提升lE12cm-2。在本实用新型的另一个实施例中，形成如图6所示的多通道LDMOS晶体管时，还需要注入与形成第一埋层条3A的杂质的导电类型相反的另一种杂质以形成第二埋层条 3’ A0以n-LDMOS为例，还需要注入η型杂质例如磷，注入剂量约为2Ε12-4Ε12，注入能量 900KeV-1500KeV，且每排中磷的注入剂量和注入能量与该排中硼的注入剂量和注入能量相对应以便这两种埋层条相间排布。在步骤S4中，如图10所示，采用高能离子注入的方法在衬底1中形成衬底阱7，衬底阱7与漂移区2间无间隔，且衬底阱7的导电类型与多通道LDMOS的沟道导电类型相反。 以n-LDMOS为例，在ρ型衬底1中注入ρ型杂质形成LDMOS的ρ型衬底阱7，ρ型杂质剂量可以为 4E12cm-2-7E12cm-2。在步骤S5中，如图10所示，形成栅介质层10，栅介质层10的一部分在衬底阱7的上方，另一部分在漂移区2的上方，栅介质层的厚度约为30nm 60nm。在步骤S6中，如图11所示，离子注入形成衬底阱接触区4、源区5和漏区6。以 n-LDMOS为例，注入ρ型杂质形成ρ型衬底阱接触区4，注入η型杂质形成η+源区5和η+ 漏区6，注入ρ型杂质和η型杂质的顺序可颠倒。其中ρ型杂质可以为硼，注入剂量约为 lE15cm-2-5E15cm-2，η型杂质可以为磷，注入剂量约为lE15cm-2-5E15cm_2。在步骤S7中，如图12所示，形成接触孔、淀积形成金属前介质12并金属化形成源极金属8和漏极金属9。其中，金属前介质的厚度约为7000A-15000A。金属作为源端和漏端的场板对器件耐压有很关键的作用。[0045]应当理解，虽然上文涉及一些工艺参数，例如杂质注入剂量、推结温度、推结时间等，但举这些例子仅仅为了解释说明的目的，而不用于限制本实用新型，在本实用新型的各种实施例中，可以根据具体工艺环境、工艺材料、工艺设备等对这些工艺参数进行修改调整，而不脱离本实用新型的精神和范围。图14是利用三维仿真软件silvaco对本实用新型多通道LDMOS晶体管进行仿真的仿真结构图。图15是传统2倍resurf LDMOS晶体管、2. 5倍resurf双通道LDMOS与本实用新型多通道LDMOS晶体管的耐压曲线图。图16是传统2倍resurf LDMOS晶体管、2. 5 倍resurf双通道LDMOS与本实用新型多通道LDMOS晶体管的IV特性仿真图。从图15和 16可以看出，本实用新型多通道LDMOS晶体管较传统2倍resurf LDMOS晶体管和2. 5倍 resurf双通道LDMOS具有更低的导通电阻和更高的耐压。本实用新型提供了一种可与高压B⑶工艺集成的多通道LDMOS及其制备方法。本实用新型通过高能离子注入方式增加了埋层条阵列，实现了多通道LDM0S。由于增加了导电通道，该结构较传统2倍resurf LDMOS的比导通电阻有明显优势，由于把埋层结构做成条状比传统双通道LDMOS也具有一定优势。同时由于衬底阱71处引入埋层3B，使得本实用新型较传统2倍resurf LDMOS和普通双通道LDMOS在开态耐压上也有一定优势。更重要的是给出了实现本实用新型结构的具体工艺流程，该流程可与高压BCD工艺集成，目前已用于实验中。本实用新型的高压半导体器件具有高耐压(大于600v)、低比导通电阻、开关速度快、可靠性高、集成性好等特点，其中比导通电阻比传统双resurfLDMOS下降了 42%左右，比PI公司提出的传统双通道LDMOS结构下降了 15%左右；其制造方法具有工艺步骤较为简单、对工艺设备要求不高、具有较高的集成性和可靠性等特点。另外，本实用新型所提供的多通道结构与同类型高压功率器件相比，在器件结构上具有有以下特点第一，较小的比导通电阻，较小的芯片面积；第二，高耐压(大于600V) 且开关速度快，适合低频、中频及高频应用；第三，具有较宽的安全工作区，可靠性高等特点；第四，工艺制程上较为简单，易于集成，该套制程正在应用于一套高压B⑶工艺和相关产品开发，并获得初步成功，具有良好的集成性和兼容性。由该器件构成的高压功率集成电路可用于消费类电子、显示驱动等多种产品中。虽然本实用新型是通过具体实施例进行说明的，本领域技术人员应当明白，在不脱离本实用新型范围的情况下，还可以对本实用新型进行各种变换及等同替代。另外，针对特定情形或材料，可以对本实用新型做各种修改，而不脱离本实用新型的范围。因此，本实用新型不局限于所公开的具体实施例，而应当包括落入本实用新型权利要求范围内的全部实施方式。
权利要求1.一种多通道LDM0S，包括位于衬底(1)中的源区(5)、漏区(6)、栅介质层(10)、场氧化层(11)、金属前介质(12)、漂移区O)、衬底阱接触区G)、衬底阱(7)、源极金属(8)和漏极金属(9)，所述衬底阱(7)与所述漂移区O)间无间隔，所述漂移区O)的导电类型与所述多通道LDMOS的沟道导电类型相同，所述衬底阱(7)的导电类型与所述多通道LDMOS 的沟道导电类型相反，其特征在于，还包括埋层条阵列，所述埋层条阵列包括至少一排横向排布的多个第一埋层条(3A)，所述埋层条阵列位于所述场氧化层(11)下方、被所述漂移区 (2)包围且距离所述场氧化层(11) 一段距离，所述第一埋层条(3A)的导电类型与所述多通道LDMOS的沟道导电类型相反。
2.根据权利要求1所述的多通道LDM0S，其特征在于，还包括位于所述衬底阱(7)下且与所述衬底阱(7)接触的埋层C3B)，所述埋层(3B)与所述第一埋层条(3A)的导电类型相同。
3.根据权利要求1或2所述的多通道LDM0S，其特征在于，所述埋层条阵列还包括至少一排与所述多个第一埋层条(3A)相对应的多个第二埋层条(3’A)，每排中的所述多个第一埋层条(3A)和所述多个第二埋层条(3’ A)相间排布，且所述第二埋层条(3’ A)与所述第一埋层条(3A)的导电类型相反。
4.根据权利要求3所述的多通道LDM0S，其特征在于，所述多通道LDMOS的沟道的导电类型为η型，所述第一埋层条(3Α)为ρ型。
5.根据权利要求3所述的多通道LDM0S，其特征在于，所述多通道LDMOS的沟道的导电类型为P型，所述第一埋层条(3Α)为η型。
专利摘要本实用新型公开了多通道LDMOS器件。一种多通道LDMOS，包括位于衬底1中的源区5、漏区6、栅介质层10、场氧化层11、金属前介质12、漂移区2、衬底阱接触区4、衬底阱7、源极金属8和漏极金属9，所述衬底阱7与所述漂移区2间无间隔，所述漂移区2的导电类型与所述多通道LDMOS的沟道导电类型相同，所述衬底阱7的导电类型与所述多通道LDMOS的沟道导电类型相反，还包括埋层条阵列，所述埋层条阵列包括至少一排横向排布的多个第一埋层条3A，所述埋层条阵列位于所述场氧化层11下方、被所述漂移区2包围且距离所述场氧化层11一段距离，所述第一埋层条3A的导电类型与所述多通道LDMOS的沟道导电类型相反。本实用新型有效降低了LDMOS晶体管的导通电阻。
文档编号H01L29/10GK202205754SQ20112037484
公开日2012年4月25日 申请日期2011年9月28日 优先权日2011年9月28日
发明者毛焜 申请人:深圳市联德合微电子有限公司