专利名称：一种基于部分耗尽型soi工艺的抗辐射mos器件结构的制作方法
技术领域：
本实用新型涉及一种抗辐射MOS器件结构，尤其是一种基于部分耗尽型SOI工艺的抗辐射MOS器件结构。
技术背景SOI (Silicon-On-Insulator)技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件，当硅膜的厚度小于最大耗尽宽度时，称为全耗尽器件。在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得S0I/M0S器件具有功耗低等众多优点，比传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括I、无闩锁效应。S0I/M0S器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。2、结构简单，工艺简单，集成密度高。S0I/M0S器件结构简单，不需要备制体硅MOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。S0I/M0S器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在S0I/M0S器件中，由于埋氧化层的存在，源漏区和衬底无法形成PN结，寄生PN结电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的PN结寄生电容，并且不受等比例缩小的影响。4、低功耗。S0I/M0S器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于S0I/M0S器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。从抗辐射角度分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了形成单粒子翻转效应的敏感体积，所以抗单粒子效应的能力大大的增强。但当器件持续受到电离辐射(如X射线、Y射线等)时，会产生总剂量辐射效应。对于SOI工艺而言，由于埋氧介质层的存在，使得在辐射条件下，在二氧化硅介质中电离产生一定数量的电子-空穴对。迁移率较大的电子大部分溢出，有一部分电子与空穴对复合，大部分空穴在正电场的作用下向Si02/Si界面运输，且有一部分被界面处SiO2 —侧的缺陷俘获，形成界面态。这样的正电荷堆积会引起器件背部也形成一个源/漏的通道，且不受前栅的控制，引起背栅阈值电压漂移效应和背栅开启效应，最终影响器件的性能。目前国际上对SOI总剂量效应的加固多采用两种方式1、利用工艺加固手段。如低温工艺、氮氧化硅栅介质、降低埋氧化层氧注入剂量并同时进行氮注入，以加入负电荷复合中心。2、采用特殊的S0I/M0S器件结构。在埋氧化层上做一层屏蔽层，屏蔽背栅效应对前栅的影响。以上两种方式都需要高能量粒子注入，会对基片造成损伤并引入缺陷。
发明内容本实用新型的目的是克服现有技术中存在的不足，提供一种基于部分耗尽型SOI工艺的抗福射MOS器件结构,其结构紧凑,提高抗福射能力，安全可靠。按照本实用新型提供的技术方案，所述基于部分耗尽型SOI工艺的抗辐射MOS器件结构，包括SOI基板，所述SOI基板包括硅膜；所述硅膜的上部刻蚀有沟槽，所述沟槽内的侧壁及底部生长有第一隔离层，第一隔离层对应于位于沟槽槽底的中心区刻蚀形成生长窗口，所述沟槽内通过生长窗口生长有单晶硅，所述单晶硅覆盖生长于对应的第一隔离层上；单晶硅的中心区设置栅极区，单晶硅内对应于栅极区的两侧分别形成源区及漏区。所述硅膜的外圈设有第二隔离层。所述SOI基板的硅膜厚度与部分耗尽型器件内硅膜的厚度相对应。所述SOI基板还包括埋氧化层及衬底，所述埋氧化层位于衬底上，硅膜位于埋氧化层上。所述第一隔离层为二氧化硅，所述第一隔离层的厚度为60 80人。所述栅极区包括栅氧化层及位于所述栅氧化层上的多晶硅栅。所述沟槽内生长单晶硅后包括高温退火工艺步骤。所述高温退火工艺的温度范围为 850°C~ IlOO0Co所述衬底的导电类型为P型。所述硅膜为零电位。本实用新型的优点与传统的SOI工艺MOS器件相比，利用在硅膜上刻蚀沟槽，并在沟槽内氧化的得到第一隔离层，消除了由于埋氧化层受总剂量效应的影响而引起的背栅阈值电压漂移和背栅开启效应对前栅的影响；同时，在硅膜上氧化得到的第一隔离层，也减小了 MOS器件的源区及漏区的结深，从而减小了单粒子效应对MOS器件的影响，进一步提高了器件抗辐射的能力，结构紧凑，提高抗辐射能力，安全可靠。
图I为本实用新型的结构示意图。图2为现有SOI工艺MOS器件的结构示意图。图3 图10为本实用新型具体工艺实施步骤剖视图，其中图3为本实用新型SOI基板的结构示意图。图4为形成沟槽后的结构剖视图。图5为形成第一隔离层后的结构剖视图。图6为刻蚀形成生长窗口后的结构剖视图。[0026]图7为单晶硅生长后的结构剖视图。图8为对单晶硅平坦化后的结构剖视图。图9为形成MOS结构后的剖视图。图10为形成第二隔离层后的结构剖视图。附图标记说明1_衬底、2-埋氧化层、3-硅膜、4-第一隔离层、5-栅氧化层、6_多晶娃栅、7-源区、8-漏区、9-体区、10-器件源区、11-器件漏区、12-器件栅氧化层、13-器件多晶娃栅、14-第二隔离层、15-沟槽、16-生长窗口及17-单晶硅。
具体实施方式
下面结合具体附图和实施例对本实用新型作进一步说明。如图2所示为现有SOI工艺的MOS器件结构；衬底I上设置埋氧化层2，所述埋氧化层2内形成MOS器件结构；其中，MOS器件的体区9位于埋氧化层2的中心区；体区9上设有器件栅氧化层12，所述器件栅氧化层12上设有器件多晶硅栅13，通过器件多晶硅栅13与器件栅氧化层12形成MOS器件的栅极端。在体区9的两侧分别形成器件源区10及器件漏区11。上述结构，在总剂量效应影响下，会引起背栅效应，导致源/漏断之间有漏电流存在，影响器件的前栅性能。而在单粒子效应影响下，由于源/漏结的敏感体积较大，使得器件抗单粒子效应的能力降低。如图I和图10所示为克服现有SOI工艺的MOS器件结构的缺陷，所述MOS器件形成于SOI基板上，所述SOI基板包括衬底I，所述衬底I的导电类型为P型(形成NM0S，当衬底I为N型时，能形成PMOS结构)，衬底I上设有埋氧化层2，所述埋氧化层2上设有硅膜3，所述硅膜3的厚度与SOI器件中部分耗尽型器件中对应硅膜的厚度相一致。所述硅膜3的中心区刻蚀有沟槽15，所述沟槽15在硅膜3内延伸的距离小于硅膜3的厚度。沟槽15内生长有第一隔离层4，所述隔离层4覆盖于沟槽15内的侧壁及底部。在沟槽15内槽底的中心区通过刻蚀第一隔离层4形成生长窗口 16，通过生长窗口 16在沟槽15内生长单晶硅17，所述单晶硅17导电率等于硅膜3相一致；单晶硅17覆盖于沟槽15底部及侧壁上的第一隔离层4。位于沟槽15中心区的单晶硅17上形成MOS器件体区，所述MOS器件体区上方生长栅氧化层5，所述栅氧化层5上淀积有多晶硅栅6，所述多晶硅栅6与栅氧化层5间形成MOS器件的栅极区。所述MOS器件体区的两侧通过离子注入形成源区7及漏区8，从而能形成MOS器件结构。源区7及漏区8均从多晶硅17上端向下延伸到第一隔离层4上。硅膜3的外圈设有第二隔离层14 ;所述第一隔离层4与第二隔离层14均为二氧化硅层，其中，第一隔离层4的厚度为60 80A，第一隔离层4的厚度在辐射条件下，不会形成正电荷堆积而导致界面态的产生。使用时，硅膜3为零电位，通过硅膜3与第一隔离层4屏蔽了背栅效应对器件前栅的影响，提高了抗总剂量效应的能力。同时，利用位于沟槽15内的第一隔离层4，能减小源区7及漏区8的敏感体积，提高了 MOS器件的抗单粒子效应能力。如图3 图10所示上述结构的MOS器件能通过下述工艺步骤实现a、提供SOI基板，所述SOI基板内硅膜3的厚度与部分耗尽型SOI器件中硅膜的厚度相一致，从而能够利用部分耗尽型工艺得到相应的MOS器件结构，如图3所示[0037]b、对埋氧化层2上的硅膜3进行刻蚀，得到沟槽15，所述沟槽15类似于“凹”形结构；如图4所示；C、对上述形成沟槽15后的硅膜3进行氧化，从而在硅膜3表面形成一层厚度为60 80人的第一隔离层4，同时，第一隔离层4同时覆盖于沟槽15内侧壁及底部,如图5所示；d、在沟槽15内的底部刻蚀第一隔离层4，并在沟槽15的底部形成生长窗口 16，所述生长窗口 16贯通第一隔离层4，并延伸到硅膜3 ;如图6所示；e、利用沟槽15底部的生长窗口 16生长单晶硅17，所述单晶硅17生长于沟槽15内，并部分凸出沟槽15的槽口，如图7所示；f、利用化学机械平坦化(CMP)工艺，去除凸出沟槽15槽口部分的单晶硅17，使得单晶硅17与硅膜3的表面平齐；对单晶硅17平坦化后，通过高温退火工艺修复由于化学机械平坦化工艺带来的表面损伤，高温退火工艺的温度为850°C 1100°C ;如图8所示；g、在沟槽15的单晶硅17上形成栅氧化层5及多晶硅栅6，并在单晶硅17内形成源区7及漏区8，得到MOS器件结构；并刻蚀硅膜3上对应形成沟槽15外其余部分的第一隔离层4 ;如图9所示；h、在硅膜3上形成第二隔离层14，所述第二隔离层14位于沟槽15及硅膜3的外圈；同时，在硅膜3上形成MOS器件栅极区、源区7及漏区8的金属连接，如图10所示。如图I和图10所示使用时，硅膜3通过金属连线与地连接，形成零电位连接。硅膜3上的栅极区、源区7及漏区8分别通过金属连线与对应的接线端相连。当处于辐射条件下，通过在第一隔离层4隔离作用下，不会形成正电荷堆积而产生的界面态，提高了抗总剂量的影响。本实用新型与传统的SOI工艺MOS器件相比，利用在硅膜3上刻蚀沟槽15，并在沟槽15内氧化的得到第一隔离层4，消除了由于埋氧化层2 (BOX)受总剂量效应的影响而引起的背栅阈值电压漂移和背栅开启效应对前栅的影响；同时，在硅膜3上氧化得到的第一隔离层4，也减小了 MOS器件的源区7及漏区8的结深，从而减小了单粒子效应对MOS器件的影响，进一步提高了器件抗辐射的能力，结构紧凑，提高抗辐射能力，安全可靠。
权利要求1.一种基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，包括SOI基板，所述SOI基板包括硅膜(3);其特征是所述硅膜(3)的上部刻蚀有沟槽(15)，所述沟槽(15)内的侧壁及底部生长有第一隔离层(4)，第一隔离层(4)对应于位于沟槽(15)槽底的中心区刻蚀形成生长窗ロ(16)，所述沟槽(15)内通过生长窗ロ(16)生长有单晶硅(17)，所述单晶硅(17)覆盖生长于对应的第一隔离层(4)上；单晶硅(17)的中心区设置栅极区，单晶硅(17)内对应于栅极区的两侧分别形成源区(7)及漏区(8)。
2.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述硅膜(3)的外圈设有第二隔离层(14)。
3.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述SOI基板的硅膜(3)厚度与部分耗尽型器件内硅膜的厚度相对应。
4.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述SOI基板还包括埋氧化层(2)及衬底(I)，所述埋氧化层(2)位于衬底(I)上，硅膜(3) 位于埋氧化层(2)上。
5.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述第一隔离层(4)为ニ氧化硅，所述第一隔离层(4)的厚度为6(T80A。
6.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述栅极区包括栅氧化层(5 )及位于所述栅氧化层(5 )上的多晶硅栅(6 )。
7.根据权利要求4所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述衬底(I)的导电类型为P型。
8.根据权利要求I所述的基于部分耗尽型SOIエ艺的抗辐射MOS器件结构，其特征是所述硅膜(3)为零电位。
专利摘要本实用新型涉及一种基于部分耗尽型SOI工艺的抗辐射MOS器件结构，其包括SOI基板，SOI基板包括硅膜；硅膜的上部刻蚀有沟槽，沟槽内的侧壁及底部生长有第一隔离层，第一隔离层对应于位于沟槽槽底的中心区刻蚀形成生长窗口，沟槽内通过生长窗口生长有单晶硅，单晶硅覆盖生长于对应的第一隔离层上；单晶硅的中心区设置栅极区，单晶硅内对应于栅极区的两侧分别形成源区及漏区。本实用新型通过第一隔离层，消除了由于埋氧化层受总剂量效应的影响而引起的背栅阈值电压漂移和背栅开启效应对前栅的影响；同时，也减小了MOS器件的源区及漏区的结深，从而减小了单粒子效应对MOS器件的影响，进一步提高了器件抗辐射的能力，结构紧凑，提高抗辐射能力，安全可靠。
文档编号H01L29/78GK202394982SQ20112042835
公开日2012年8月22日 申请日期2011年11月3日 优先权日2011年11月3日
发明者于宗光, 周昕杰, 罗静, 薛忠杰 申请人:中国电子科技集团公司第五十八研究所