半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
所公开的本发明涉及其中使用半导体元件的半导体器件以及半导体器件的制造方法。
背景技术：
包括半导体元件的存储器装置广义地分为两类在未加电时丢失已存储数据的易失性存储器装置以及甚至在未加电时也保持已存储数据的非易失性存储器装置。易失性存储器装置的一个典型示例是动态随机存取存储器(DRAM)。DRAM按照如下方式来存储数据选择存储器元件中包含的晶体管，并且电荷在电容器中积聚。
由于上述原理，当读出DRAM中的数据时，电容器中的电荷丢失；因此,每次读出数据时需要另一个写操作。此外，存储器元件中包含的晶体管在截止状态中具有源极与漏极之间的泄漏电流(截止态电流)等，并且即使没有选择晶体管，电荷也流入或流出，这使数据保持期间较短。为此，在预定间隔需要另一个写操作(刷新操作)，并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储器装置，以便将数据保持长时间。易失性存储器装置的另一个示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发器之类的电路来保持已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，因为使用诸如触发器之类的电路，所以每容量的成本增加。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅(floating gate)，并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持期间极长(半永久)，并且不需要易失性存储器装置中所需的刷新操作(例如参见专利文献I)。但是，在闪速存储器中存在的问题在于，存储器元件在反复的写操作之后不起作用，因为存储器元件中包含的栅绝缘层因写操作中生成的隧穿电流而退化。为了避免这个问题，例如，能够采用一种在存储器元件之间均衡写操作的数量的方法，但是需要复杂的外围电路来实现这种方法。此外，甚至当采用这种方法时，也没有解决使用寿命的基本问题。换言之，闪速存储器不适合频繁改写数据的应用。另外，需要高电压以用于将电荷注入浮栅或者去除电荷，并且要求用于此的电路。
此外，需要较长时间来注入或去除电荷，并且不容易提高写入和擦除数据的速度。[参考文献]
专利文献I :日本专利申请公开No. S57-105889
发明内容

鉴于上述问题，所公开的本发明的一个实施例的目的是提供一种具有新结构的半 导体器件，其中甚至在没有提供电力时也能够保持已存储数据，并且对写入次数没有限制。
在所公开的本发明中，借助于纯化氧化物半导体来制造半导体器件。借助于纯化氧化物半导体所制造的晶体管具有极低的泄漏电流；因此，数据能够存储长时间。按照所公开的本发明的一个实施例，例如，用于将一个存储器单元连接到另一个存储器单元的布线(又称作位线)以及第一晶体管的源电极和漏电极通过第二晶体管的源电极或漏电极相互电连接。与第一晶体管中的源电极或漏电极以及第二晶体管中的源电极或漏电极连接到不同布线的情况相比，上述结构允许布线数量的减少。因此，半导体器件的集成度能够提高。按照所公开的本发明的一个实施例，例如，用于将一个存储器单元连接到另一个存储器单元的布线之一(又称作源线)电连接到多个存储器单元(至少包括连接到不同位线的存储器单元)中包含的第一晶体管的所有源电极或漏电极，由此使源线的数量比位线要少。相应地，源线的数量能够显著减少。因此，半导体器件的集成度能够提高。具体来说，例如能够采用以下描述的结构。 按照本发明的一个实施例的半导体器件包括各包含第一晶体管和第二晶体管的多个存储器单元。第一晶体管包括第一沟道形成区；第一栅绝缘层，设置在第一沟道形成区之上；第一栅电极，设置在第一栅绝缘层之上，以使得与第一沟道形成区重叠；以及第一源电极和第一漏电极，电连接到第一沟道形成区。第二晶体管包括第二沟道形成区；第二源电极和第二漏电极，电连接到第二沟道形成区；第二栅电极，设置成使得与第二沟道形成区重叠；以及第二栅绝缘层，设置在第二沟道形成区与第二栅电极之间。第一沟道形成区和第二沟道形成区包括不同的半导体材料。第一晶体管和第二晶体管设置成使得第一晶体管的一部分和第二晶体管的一部分至少相互重叠。用于连接存储器单元之一和另一个存储器单元的布线通过第二源电极和第二漏电极其中之一电连接到第一源电极和第一漏电极其中之一。优选的是，在上述半导体器件中，其中第一源电极和第一漏电极中的一个以及第二源电极和第二漏电极中的一个相互接触的区域与其中第二源电极和第二漏电极中的一个接触用于连接存储器单元之一和另一个存储器单元的布线的区域重叠。此外，优选的是，在上述半导体器件中，第二源电极和第二漏电极其中之一以及第一源电极和第一漏电极其中之一是相同的。在那种情况下，更优选的是，其中第二源电极和第二漏电极中的一个接触第一源电极和第一漏电极中的一个的区域与其中第二源电极和第二漏电极中的一个接触用于连接存储器单元之一和另一个存储器单元的布线的区域重叠。按照本发明的另一个实施例的半导体器件包括m(m为2或更大的整数)条信号线；m条字线；n(n为2或更大的整数)条位线；k(k为小于η的自然数)条源线；以矩阵设置的(mXn)个存储器单元；电连接到位线的第一驱动器电路；电连接到源线的第二驱动器电路；电连接到信号线的第三驱动器电路；以及电连接到字线的第四驱动器电路。存储器单元之一包括第一晶体管，其中包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，其中包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区和第二沟道形成区包括不同的半导体材料。第二源电极和第二漏电极其中之一、电容器的电极之一以及第一栅电极相互电连接。源线之一和第一源电极相互电连接。位线之一、第二源电极和第二漏电极中的另一个以及第一漏电极相互电连接。字线之一和电容器的另一电极相互电连接。信号线之一和第二栅电极相互电连接。源线之一电连接到包括存储器单元之一的j(j为大于或等于(m+1)但小于或等于(mXn)的整数)个存储器单元中包含的所有第一源电极。按照本发明的另一个实施例的半导体器件包括m(m为2或更大的整数)条信号线；m条字线；n(n为2或更大的整数)条位线；k(k为小于η的自然数)条源线；以矩阵设置的(mXn)个存储器单元；电连接到位线的第一驱动器电路；电连接到源线的第二驱动器电路；电连接到信号线的第三驱动器电路；以及电连接到字线的第四驱动器电路。存储器单元之一包括第一晶体管，其中包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区；第二晶体管，其中包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及电容器。第一沟道形成区和第二沟道形成区包括不同的半导体材料。第二源电极和第二漏电极其中之一、电容器的电极之一以及第一栅电极相互电连接。源线之一和第一源电极相互电连接。位线之一、第二源电极和第二漏电极中的另一个以及第一漏电极相互电连接。字线之一和电容器的另一电极相互电连接。信号线之一和第二栅电极相互电连接。源线之一电连接到包括存储器单元之一的(mXn/k)个存储器单元中包含的所有第一源电极。 此外，优选的是，在上述半导体器件中，第一晶体管包括设置成使得夹合第一沟道形成区的杂质区。此外，优选的是，在上述半导体器件中，第二晶体管中的第二沟道形成区包括氧化物半导体。注意，虽然在上述半导体器件中使用氧化物半导体材料来形成晶体管，但是所公开的本发明并不局限于此。可使用能够用以实现与氧化物半导体相当的截止态电流特性的材料，例如像碳化硅等的宽能隙材料(更具体来说，能隙Eg大于3 eV的半导体材料)。注意，本说明书中的诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，表达“栅绝缘层之上的栅电极”能够表示组件栅绝缘层与栅电极之间存在附加组件的情况。此外，诸如“之上”和“之下”之类的术语仅为了便于描述而使用，并且能够包括组件的关系是相反的情况，除非另加说明。此外，在本说明书中，诸如“电极”或“线路”之类的术语并不是限制组件的功能。例如，“电极”有时用作“布线”的一部分，反过来也是一样。另外，例如，术语“电极”或“布线”还能够表示多个“电极”和“布线”的组合。例如，当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源”和“漏”的功能有时相互替换。因此，在本说明书中，术语“源”和“漏”能够相互替换。注意，在本说明书中，术语“电连接”包括组件通过具有任何电功能的物体来连接的情况。对于具有任何电功能的物体没有具体限制，只要电信号能够在通过该物体连接的组件之间传送和接收。“具有任何电功能的物体”的示例是诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件以及电极和布线。由于包括氧化物半导体的晶体管的截止态电流极低，所以已存储数据能够通过使用晶体管来保持极长时间。换言之，刷新操作变得不需要，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力时也能够保持长时间。此外，按照所公开的本发明的一个实施例的半导体器件不需要用于写入数据的高电压，并且没有元件退化的问题。例如，由于不需要执行将电子注入浮栅以及从浮栅提取电子一这在常规非易失性存储器中是需要的，所以栅绝缘层的退化没有发生。换言之，按照本发明的半导体器件的一个实施例对于作为常规非易失性存储器的问题的改写次数没有限制，并且极大地提高其可靠性。此外，通过使晶体管导通和截止来写入数据，由此能够易于实现高速操作。存在不需要用于擦除数据的操作的优点。包括不是氧化物半导体的材料的晶体管能够以比包括氧化物半导体的晶体管要高的速度进行操作；因此，当它与包括氧化物半导体的晶体管相结合时，半导体器件能够以充分高的速度来执行操作(例如数据读操作)。此外，通过包括不是氧化物半导体的材料的晶体管，能够有利地实现对其要求高速操作的各种电路(例如逻辑电路、驱动器电路等)。因此，能够通过提供有包括不是氧化物半导体的半导体材料的晶体管(一般来说，能够以充分高的速度进行操作的晶体管)以及包括氧化物半导体的晶体管(一般来说， 其截止态电流充分低的晶体管)，来实现具有新特征的半导体器件。此外，在所公开的本发明的一个实施例中，共享布线以减少布线数量；因此，能够提供具有增加的集成度的半导体器件。


图IA和图IB分别是半导体器件的截面图和平面图。图2A至图2D是示出半导体器件的制造步骤的截面图。图3A至图3D是示出半导体器件的制造步骤的截面图。图4A至图4D是示出半导体器件的制造步骤的截面图。图5A至图5C是示出半导体器件的制造步骤的截面图。图6A和图6B分别是半导体器件的截面图和平面图。图7A至图7H是示出用于制造半导体器件的制造步骤的截面图。图8A至图8E是示出半导体器件的制造步骤的截面图。图9A和图9B分别是半导体器件的截面图和平面图。图IOA至图IOC是示出半导体器件的制造步骤的截面图。图IlA至图IlC是半导体器件的电路图。图12是半导体器件的电路图。图13是半导体器件的平面图。图14是时序图。图15是半导体器件的电路图。图16是时序图。图17A至图17F是各示出包括半导体器件的电子装置的简图。图18是示出包括氧化物半导体的晶体管的特性的图表。图19是用于评估包括氧化物半导体的晶体管的特性的电路的简图。图20是用于评估包括氧化物半导体的晶体管的特性的时序图。图21是示出包括氧化物半导体的晶体管的特性的图表。图22是示出包括氧化物半导体的晶体管的特性的图表。图23是示出包括氧化物半导体的晶体管的特性的图表。
图24是示出存储窗口宽度(memory widow width)的检查结构的图表。
具体实施例方式下面将参照附图来描述本发明的实施例和示例。注意，本发明并不局限于以下描述，并且本领域的技术人员将易于理解，模式和细节能够通过各种方式来修改，而没有背离本发明的精神和范围。因此，本发明不应当被理解为局限于以下实施例模式中的描述。注意，为了易于理解，在一些情况下没有精确表示附图所示的各结构的位置、大小、范围等。因此，本发明并不局限于附图所公开的位置、大小、范围等。在本说明书等中使用诸如“第一”、“第二”和“第三”之类的序数以便避免组件之间的混淆，术语而不是表示对组件数量的限制。(实施例I)
在这个实施例中，将参照图IA和图1B、图2A至图2D、图3A至图3D、图4A至图4D以及图5A至图来描述按照所公开的本发明的一个实施例的半导体器件的结构和制造方法。<半导体器件的截面结构和平面结构>
图IA和图IB示出半导体器件的结构的示例。图IA是半导体器件的截面图，以及图IB是其平面图。在这里，图IA对应于沿图IB中的线条A1-A2和线条B1-B2所截取的截面。图IA和图IB所示的半导体器件在其下部包括其中包含第一半导体材料的晶体管160以及在其上部包括其中包含第二半导体材料的晶体管162。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的半导体材料，而第二半导体材料能够是氧化物半导体材料。不是氧化物半导体的半导体材料能够是例如硅、锗、硅锗、碳化硅或砷化镓，并且优选地使用单晶半导体。此外，可使用有机半导体材料等。包括不是氧化物半导体的这种半导体材料的晶体管能够易于以高速度进行操作。相比之下，包括氧化物半导体的晶体管因其特性而能够长时间保持电荷。虽然两种晶体管都是η沟道晶体管，但是不用说，能够使用P沟道晶体管。所公开的本发明的技术特征在于能够在晶体管162中使用用以充分降低截止态电流的诸如氧化物半导体之类的半导体材料，以便保持数据。因此，不需要将诸如半导体器件的材料、结构等的具体条件局限于以上所述。图IA和图IB中的晶体管160包括沟道形成区116，设置在包含半导体材料(例如硅)的衬底100中；杂质区120，设置成使得夹合沟道形成区116 ;金属化合物区124，与杂质区120相接触；栅绝缘层108，设置在沟道形成区116之上；以及栅电极110，设置在栅绝缘层108之上。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极统称为“源电极”，并且漏区和漏电极统称为“漏电极”。换言之，在本说明书中，术语“源电极”可包括源区，并且术语“漏电极”可包括漏区。电极126连接到晶体管160的金属化合物区124的一部分。在这里，电极126用作晶体管160的源电极或漏电极。衬底100提供有包围晶体管160的元件隔离绝缘层106。绝缘层128和绝缘层130设置在晶体管160之上。注意，优选的是，如图IA和图IB所示晶体管160没有包括侧壁绝缘层，以便增加集成度。另一方面，在优先考虑晶体管160的特性的情况下，侧壁绝缘层可设置在栅电极110的侧表面上，并且杂质区120可在与侧壁绝缘层重叠的区域中各包括具有不同杂质浓度的区域。图IA和图IB所示的晶体管162包括源或漏电极142a和源或漏电极142b，设置在绝缘层130之上；氧化物半导体层144，电连接到源或漏电极142a和源或漏电极142b ;栅绝缘层146，覆盖源或漏电极142a、源或漏电极142b和氧化物半导体层144 ;栅电极148a，设置在栅绝缘层146之上，以使得与氧化物半导体层144重叠；绝缘层143a，设置在源或漏电极142a与氧化物半导体层144之间的区域中，并且与栅电极148a重叠；以及绝缘层143b，设置在源或漏电极142b与氧化物半导体层144之间的区域中，并且与栅电极148a重叠。注意，虽然优选的是提供绝缘层143a和绝缘层143b以便降低源或漏电极与栅电极之间的电容，但是不一定设置绝缘层143a和绝缘层143b。在这里，优选的是，通过充分去除诸如氢之类的杂质或者充分地提供氧，来纯化氧化物半导体层144。具体来说，氧化物半导体层144的氢浓度例如低于5 X IO19原子/cm3，优选地低于或等于5 X IO18原子/cm3，更优选地低于或等于5 X IO17原子/cm3。注意，氧化 物半导体层144中的氢浓度通过二次离子质谱法(SMS)来测量。因此，在充分降低氢浓度以使得氧化物半导体层144经过纯化并且通过充分提供氧来降低因缺氧引起的能隙中的缺陷状态的氧化物半导体层144中，载流子浓度低于I X IO12 /cm3,优选地低于I X IO11 /cm3，更优选地低于I. 45 X 101° /cm3。例如，室温(25 °C )下的截止态电流(在这里为每微米(μ m)沟道宽度的电流)低于或等于100 zA(l zA(仄普托安培)为I X 10_21 A)，优选地低于或等于10 ZA0借助于这种i型(本征)或基本上i型氧化物半导体，能够得到具有极优良截止态电流特性的晶体管162。注意，虽然图IA和图IB中的晶体管162包括处理成岛状以便抑制因小型化引起的元件之间的泄漏电流的氧化物半导体层144，但是可采用没有处理成岛状的氧化物半导体层144。在氧化物半导体层没有处理成岛状的情况下，能够防止氧化物半导体层144因过程步骤中的蚀刻所引起的污染。图IA和图IB中的电容器164包括源或漏电极142a、氧化物半导体层144、栅绝缘层146和电极148b。换言之,源或漏电极142a用作电容器164的一个电极,并且电极148b用作电容器164的另一电极。注意，在图IA和图IB所示的电容器164中，层叠氧化物半导体层144和栅绝缘层146，由此能够充分确保源或漏电极142a与电极148b之间的绝缘。不用说，可省略电容器164中的氧化物半导体层144，以便确保充分的电容。备选地，按照与绝缘层143a相同的方式来形成的绝缘层可包含在电容器164中。又备选地，在不需要电容器的情况下，可省略电容器164。注意，在晶体管162和电容器164中，源或漏电极142a和源或漏电极142b的边缘部分优选地逐渐变窄。当源或漏电极142a和源或漏电极142b的边缘部分逐渐变窄时，能够改进氧化物半导体层144的覆盖，并且能够防止其断裂。在这里，锥角例如大于或等于30°但小于或等于60°。注意，“锥角”是从垂直于截面平面(垂直于衬底表面的平面)的方向来看具有逐渐变窄形状的层(例如源或漏电极142a)时层的侧表面与底面之间的倾斜角。在这个实施例中，晶体管162和电容器164设置成使得与晶体管160重叠。这种平面布局允许集成度的增加。例如，当F用于表示最小特征尺寸时，存储器单元的面积能够表示为15 F2至25 F2。
绝缘层150设置在晶体管162和电容器164之上，并且绝缘层152设置在绝缘层150之上。在栅绝缘层146、绝缘层150和绝缘层152中形成的开口中设置电极154。连接到电极154的布线156在绝缘层152之上形成。注意，虽然在图IA和图IB中，金属化合物区124、源或漏电极142b和布线156通过电极126和电极154相互连接，但是所公开的本发明并不局限于此。例如，源或漏电极142b可直接与金属化合物区124相接触。备选地，布线156可直接与源或漏电极142b相接触。注意，在图IA和图IB中，用于将金属化合物区124连接到源或漏电极142b的电极126以及用于将源或漏电极142b连接到布线156的电极154相互重叠。换言之，其中用作晶体管160的源电极或漏电极的电极126接触晶体管162的源或漏电极142b的区域与其中晶体管162的源或漏电极142b接触用于将一个存储器单元连接到另一个存储器单元的布线156的区域重叠。这种布局允许集成度的增加。<半导体器件的制造方法>
接下来将描述半导体器件的制造方法的示例。下面首先将参照图2A至图2D以及图3A至图3D来描述下部的晶体管160的制造方法，然后将参照图4A至图4D以及图5A至图5C来描述晶体管162和电容器164的制造方法。〈下部的晶体管的制造方法〉
首先，制备包含半导体材料的衬底100 (参见图2A)。作为包含半导体材料的衬底100，能够使用由硅、碳化硅等所组成的单晶半导体衬底或多晶半导体衬底、由硅锗等所组成的化合物半导体衬底、SOI衬底等。在这里，描述将单晶硅衬底用作包含半导体材料的衬底100的示例。注意，一般来说，术语“SOI衬底”表示其中硅层设置在绝缘表面上的衬底。在本说明书中，术语“SOI衬底”还表示其中包含除了硅之外的材料的半导体层设置在绝缘表面上的衬底。换言之，“SOI”衬底中包含的半导体层并不局限于硅层。此外，SOI衬底能够是具有其中半导体层隔着绝缘层设置在诸如玻璃衬底之类的绝缘衬底之上的衬底。硅等的单晶半导体衬底特别优选地用作包含半导体材料的衬底100，在这种情况下，半导体器件的读操作的速度能够提高。用作用于形成元件隔离绝缘层的掩模的保护层102在衬底100之上形成(参见图2A)。作为保护层102，例如能够使用采用氧化硅、氮化硅、氧氮化硅等所形成的绝缘层。注意，在这个步骤之前或之后，可将赋予η型导电性的杂质元素或者赋予P型导电性的杂质元素加入衬底100，以便控制晶体管的阈值电压。在硅作为半导体材料包含在衬底100中的情况下，磷、砷等能够用作赋予η型导电性的杂质元素。相反，硼、铝、镓等能够用作赋予P型导电性的杂质元素。随后，通过将保护层102用作掩模进行蚀刻，去除没有覆盖保护层102的区域(即，外露区域)中的衬底100的一部分。因此，形成与其它半导体区隔离的半导体区(参见图2Β)。作为蚀刻，优选地执行干式蚀刻，但是可执行湿式蚀刻。蚀刻气体和蚀刻剂能够根据待蚀刻材料来适当地选择。随后，绝缘层形成为使得覆盖半导体区104，并且有选择地去除与半导体区104重叠的区域中的绝缘层，由此形成元件隔离绝缘层106 (参见图2C)。绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。对于去除绝缘层，能够采用蚀刻处理、诸如化学机械抛光(CMP)之类的抛光处理等。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。注意，作为元件隔离绝缘层106的形成方法，能够使用其中通过引入氧来形成绝缘区的方法以及其中去除绝缘层的方法。随后，绝缘层在半导体区104的表面上形成，并且包含导电材料的层在绝缘层之上形成。该绝缘层后来用作栅绝缘层，并且能够通过例如对半导体区104的表面执行热处理(例如热氧化处理、热氮化处理等)来形成。高密度等离子体处理可用于代替热处理。例如，能够使用诸如He、Ar、Kr或Xe之类的稀有气体与氧、氧化氮、氨、氮和氢的任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层优选地具有包括其中包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOy(x>0，y>0))、添加了氮的铝酸铪(HfAlxOy(X>0，y>0))等的任意的膜的单层结构或叠层结构。绝缘层的厚度例如能够大 于或等于I nm但小于或等于100 nm，优选地大于或等于10 nm但小于或等于50 nm。包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对于包含导电材料的层的形成方法没有具体限制，能够采用诸如蒸镀方法、CVD方法、溅射方法或旋涂方法之类的各种膜形成方法。注意，在这个实施例中，描述包含导电材料的层使用金属材料来形成的情况的示例。此后，有选择地蚀刻绝缘层和包含导电材料的层，由此形成栅绝缘层108和栅电极110 (参见图2C)。随后，将磷⑵、砷(As)等添加到半导体区104，由此形成沟道形成区116和杂质区120 (参见图2D)。注意，虽然在这里添加磷或砷以便制造η沟道晶体管，但是，在制造P沟道晶体管的情况下可添加诸如硼(B)或铝(Al)之类的杂质元素。在这里，所添加杂质的浓度能够适当地设置；在使半导体元件极大地最小化的情况下，所添加杂质的浓度优选地增加。注意，侧壁绝缘层可在栅电极110的周边形成，以便形成以不同浓度添加了杂质元素的杂质区。随后，金属层122形成为使得覆盖栅电极110、杂质区120等(参见图3Α)。诸如真空蒸镀方法、溅射方法或旋涂方法之类的各种膜形成方法能够用于形成金属层122。金属层122优选地使用与半导体区104中包含的半导体材料起反应以成为低电阻金属化合物的金属材料来形成。这类金属材料的示例包括钛、钽、钨、镍、钴和钼。随后，执行热处理，由此金属层122与半导体区104中包含的半导体材料起反应。相应地，形成与杂质区120相接触的金属化合物区124 (参见图3Α)。注意，在栅电极110使用多晶硅等形成的情况下，金属化合物区也在与金属层122相接触的栅电极110的区域中形成。作为热处理，例如能够使用采用闪光灯的照射。虽然不用说可使用另一种热处理方法，但是优选地使用能够用以实现极短时间的热处理的方法，以便改进形成金属化合物中的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且具有充分高的导电率。金属化合物区的形成能够充分降低电阻，并且改进元件特性。注意，金属层122在形成金属化合物区124之后被去除。随后，电极126在与金属化合物区124的一部分重叠的区域中形成(参见图3B)。电极126能够按照如下方式来形成例如形成包含导电材料的层，然后有选择地蚀刻包含导电材料的层。包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对于包含导电材料的层的形成方法没有具体限制，能够使用诸如蒸镀方法、CVD方法、溅射方法或旋涂方法之类的各种膜形成方法。注意，电极126能够备选地形成为使得在形成绝缘层128和绝缘层130之后填充在绝缘层128和绝缘层130中形成的开口，以便达到金属化合物区124。在那种情况下，例如，有可能采用一种方法，其中钛薄膜通过PVD方法在包括开口的区域中形成并且氮化钛薄膜通过CVD方法来形成，然后钨膜形成为填充开口。在这里，通过PVD所形成的钛膜具有使其上形成钛膜的表面之上形成的氧化物膜(例如天然氧化物 膜)还原的功能，并且由此降低与下部电极等(在这里为金属化合物区124)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。能够在形成钛、氮化钛等的阻挡膜之后，通过电镀方法来形成铜膜。随后，绝缘层128和绝缘层130形成为使得覆盖上述步骤中形成的组件(参见图3C)。绝缘层128和绝缘层130能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。绝缘层128和绝缘层130特别优选地使用低介电常数(低k)材料来形成，在这种情况下，因重叠电极或布线引起的电容能够充分降低。注意，使用这种材料所形成的多孔绝缘层可用作绝缘层128和绝缘层130。多孔绝缘层具有比高密度的绝缘层要低的介电常数，因电极或布线引起的电容能够进一步降低。此外，绝缘层128和绝缘层130能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。注意，虽然在这里采用绝缘层128和绝缘层130的叠层结构，但是所公开的本发明的一个实施例并不局限于此。也可使用单层结构或者二层或更多层的叠层结构。通过上述步骤，借助于包含半导体材料的衬底100来制造晶体管160 (参见图3C)。按照这样方式所制造的晶体管160能够进行高速操作。因此，当晶体管用作读取晶体管时，能够以高速度来读取数据。此后，对绝缘层128和绝缘层130执行作为晶体管162和电容器164的形成之前的处理的CMP处理，由此暴露栅电极110和电极126的上表面(参见图3D)。作为用于暴露栅电极110和电极126的上表面的处理，蚀刻处理等能够用作CMP处理的替代(或者与其结合)。注意，优选的是尽可能使绝缘层128和绝缘层130的表面平面化，以便改进晶体管162的特性。注意，电极、布线、半导体层、绝缘层可在上述步骤之前和之后进一步形成。例如，其中层叠绝缘层和导电层的多层布线结构用作布线结构，由此能够实现高度集成半导体器件。〈上部的晶体管的制造方法〉
随后，导电层在栅电极110、电极126、绝缘层128、绝缘层130等之上形成，然后有选择地蚀刻导电层，由此形成源或漏电极142a。源或漏电极142b形成为使得电连接到电极126 (参见图4A)。
导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钥和钨中选取的元素、包含任意这些元素作为成分的合金等等。可使用锰、镁、锆、铍、钕或钪的任一种或者组合地包含它们的两种或更多种的材料。导电层可具有单层结构或者包括两层或更多层的分层结构。例如，能够给出钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、钛膜层叠在铝膜之上的二层结构、钛膜层叠在氮化钛膜之上的二层结构或者钛膜、铝膜和钛膜按照这种顺序层叠的三层结构等。注意，在导电层具有钛膜或氮化钛膜的单层结构的情况下，存在导电层易于被处理成具有逐渐变窄形状的源或漏电极142a和源或漏电极142b的优点。备选地，导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2,在一些情况下 缩写成ΙΤ0)、氧化铟-氧化锌合金(In2O3-ZnO)或者包含硅或氧化硅的任意这些金属氧化物材料。导电层优选地蚀刻成使得源或漏电极142a和源或漏电极142b的边缘部分逐渐变窄。在这里，优选的是，锥角例如大于或等于30°但小于或等于60°。源或漏电极142a和源或漏电极142b蚀刻成具有逐渐变窄边缘部分；相应地，改进后来将要形成的栅绝缘层146的覆盖，并且能够防止其断裂。上部的晶体管的沟道长度(L)通过源或漏电极142a的下边缘部分与源或漏电极142b的下边缘部分之间的距离来确定。注意，在用于形成沟道长度(L)小于25 nm的晶体管的掩模的曝光中，优选的是使用其波长短至数纳米至数十纳米的远紫外线。在通过远紫外光的曝光中，分辨率较高，并且焦深较大。相应地，接下来将要完成的晶体管的沟道长度(L)能够大于或等于100 nm但小于或等于1000 nm(l μ m)，由此电路的操作速度能够提高。此外，小型化使得有可能降低半导体器件的功率消耗。注意，用作基底的绝缘层设置在绝缘层128和绝缘层130之上。能够通过PVD方法、CVD方法等，形成绝缘层。随后，绝缘层143a和绝缘层143b分别在源或漏电极142a和源或漏电极142b之上形成(参见图4B)。绝缘层143a和绝缘层143b能够按照如下方式来形成形成覆盖源或漏电极142a和源或漏电极142b的绝缘层，然后有选择地蚀刻绝缘层。绝缘层143a和绝缘层143b形成为与后来将要形成的栅电极的一部分重叠。设置这种绝缘层时，栅电极与源或漏电极之间的电容能够降低。绝缘层143a和绝缘层143b能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。绝缘层143a和绝缘层143b特别优选地使用低介电常数(低k)材料来形成，在这种情况下，栅电极与源或漏电极之间的电容能够充分降低。注意，使用这种材料所形成的多孔绝缘层可用作绝缘层143a和绝缘层143b。多孔绝缘层具有比高密度的绝缘层要低的介电常数，栅电极与源或漏电极之间的电容能够进一步降低。在降低栅电极与源或漏电极之间的电容方面，绝缘层143a和绝缘层143b的形成是优选的。但是，能够采用没有设置绝缘层的结构。随后，氧化物半导体层形成为使得覆盖源或漏电极142a和源或漏电极142b，然后有选择地蚀刻氧化物半导体层，由此形成氧化物半导体层144(参见图4C)。
氧化物半导体层144能够使用如下材料来形成作为四元金属氧化物的In-Sn-Ga-Zn-O基材料；作为二兀金属氧化物的In-Ga-Zn-O基材料、In-Sn-Zn-O基材料、In-Al-Zn-O基材料、Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料或Sn-Al-Zn-O基材料；作为二元金属氧化物的In-Zn-O基材料、Sn-Zn-O基材料、Al-Zn-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料或In-Mg-O基材料；或者作为一元金属氧化物的In-O基材料、Sn-O基材料或Zn-O基材料。具体来说，当不存在电场时，In-Ga-Zn-O基氧化物半导体材料具有充分高的电阻；因此，截止态电流能够充分降低。另外，还具有高场效应迁移率，In-Ga-Zn-O基氧化物半导体材料适合于半导体器件。作为In-Ga-Zn-O基氧化物半导体材料的典型示例，给出由InGaO3 (ZnO)>>0)所表示的材料。此外，当M用来代替Ga时，存在由InMO3 (ZnO)m(m>0)所表示的氧化物半导体材料。在这里，M表示从镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等中选取的金 属的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成从晶体结构得出，并且只是示例。作为用于通过溅射方法来形成氧化物半导体144的靶，优选地使用具有l:x:y(x大于或等于0，以及y大于或等于O. 5但小于或等于5)的In与Ga的组成比的靶。例如，能够使用具有1:1:2[摩尔比](x=l, y=l)的In2O3与Ga2O3和ZnO的组成比的祀等。备选地，能够使用具有I: I: I [摩尔比](x=l，y=0. 5)的In2O3与Ga2O3和ZnO的组成比的祀、具有1: 1:4 [摩尔比](x=l，y=2)的In2O3与Ga2O3和ZnO的组成比的靶或者具有In2O3与Ga2O3和ZnO=I :0:2 [摩尔比](x=0, y=l)的组成比的革巴。在这个实施例中，氧化物半导体层通过溅射方法、借助于用于膜形成的In-Ga-Zn-O基氧化物半导体祀来形成。优选的是，用于膜形成的氧化物半导体靶中包含的金属氧化物半导体的相对密度为80%或以上，优选地为95%或以上，更优选地为99. 9%或以上。借助于用于形成具有高相对密度的氧化物半导体的靶，能够形成具有密集结构的氧化物半导体层。其中形成氧化物半导体层的气氛优选地为稀有气体(通常为氩)气氛、氧气氛或者稀有气体(通常为氩)和氧的混合气氛。具体来说，优选的是使用例如去除了诸如氢、水、羟基或氢化物之类的杂质以使得其浓度降低到I ppm或以下(优选地，浓度为10 PPb或以下)的高纯度气体气氛。在形成氧化物半导体层中，例如，待处理对象保持在控制为降低压力的处理室，并且加热该对象以使得对象的温度高于或等于100°C但低于550°C，优选地高于或等于200°C但低于或等于400°C。备选地，形成氧化物半导体层中的对象的温度可以是室温(250C ±10°C)。然后，去除处理室中的水分，引入去除了氢、水等的溅射气体，并且使用上述靶，使得形成氧化物半导体层144。通过在处理对象的同时形成氧化物半导体层，氧化物半导体层中的杂质能够降低。另外，氧化物半导体层因溅射引起的损坏能够降低。为了去除处理室中的水分，优选地使用捕集真空泵(entrapment vacuum pump)。例如，能够使用低温泵、离子泵、钛升华泵等。可使用提供有冷阱的涡轮泵。借助于低温泵等，能够从处理室中去除氢、水等；因此，氧化物半导体层中的杂质浓度能够降低。氧化物半导体层能够在例如下列条件下形成对象与靶之间的距离为170 mm，压力为O. 4 Pa，直流(DC)电力为O. 5 kff,以及气氛是氧(氧100%)气氛、氩(氩100%)气氛或者氧和氩的混合气氛。优选的是使用脉冲直流(DC)电源，因为能够降低粉状物质(又称作微粒或灰尘)，并且能够降低膜厚度分布。氧化物半导体层的厚度大于或等于I nm但小于或等于50 nm，优选地大于或等于I nm但小于或等于30 nm，更优选地大于或等于I nm但小于或等于10 nm。通过具有这种厚度的氧化物半导体层，能够抑制连同小型化一起发生的短沟道效应。注意，适当厚度根据氧化物半导体的材料、半导体器件的使用等而改变，并且因而厚度能够根据材料、使用等适当地选择。注意，在通过溅射方法来形成氧化物半导体层之前，优选地执行逆溅射(reversesputtering)，其中通过引入氩气体来生成等离子体，使得去除附于其上形成氧化物半导体层的表面(例如绝缘层130的表面)的灰尘。在这里，逆溅射指的是一种方法，其中离子与衬底的待处理表面碰撞，以便修正表面，与离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到该表面，使得等离子体在对象附近生成。注意，氮气氛、氦气氛、氧气氛等等可用来代替氩气氛。
此后，优选地对氧化物半导体层执行热处理(第一热处理)。通过第一热处理，能够去除氧化物半导体层中的过剩氢(包括水和羟基)，能够改进氧化物半导体层的结构，并且能够降低能隙中的缺陷状态。第一热处理的温度例如高于或等于300°C但低于550°C，或者高于或等于400°C但低于或等于500°C。热处理能够按照如下方式来执行例如，将待加热对象引入其中使用电阻加热元件等的电炉中，并且在氮气氛中以450°C加热一小时。在第一热处理期间，氧化物半导体层没有暴露于空气，以便防止水和氢进入。热处理设备并不局限于电炉，而可以是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热待处理对象的设备。例如，可使用诸如气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备之类的快速热退火(RTA)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯所发射的光(电磁波)的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用诸如氮之类的不会通过热处理来与待处理对象发生反应的惰性气体或者诸如IS之类的稀有气体。例如，作为第一热处理，可执行GRTA处理，其中将对象放入加热惰性气体气氛中并且加热数分钟，然后从惰性气体气氛中取出。GRTA过程实现短时间的高温热处理。此外，GRTA过程甚至在温度超过对象的温度上限时也能够采用。注意，惰性气体可在过程期间切换到包含氧的气体。这是因为因氧空位引起的能隙中的缺陷状态能够通过在包含氧的气氛中执行第一热处理来降低。注意,作为惰性气体气氛,优选地使用包含氮或稀有气体(例如氦、氖、氩等)作为其主要成分但没有包含水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6 N(99. 9999%)，优选地大于或等于7 N(99. 99999%)(SP，杂质浓度小于或等于I ppm,优选地小于或等于O. I ppm)。在任何情况下，杂质通过第一热处理来降低，使得得到i型(本征)或基本上i型氧化物半导体层。相应地，能够实现具有极优良特性的晶体管。上述热处理(第一热处理)因其去除氢、水等的效果而又能够称作脱水处理、脱氢处理等。能够例如在形成氧化物半导体层之后、在形成栅绝缘层之后或者在形成栅电极之后，执行脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。氧化物半导体层的蚀刻可在上述热处理之前或之后执行。虽然干式蚀刻在元件小型化方面是优选的，但是也可使用湿式蚀刻。蚀刻气体和蚀刻剂能够根据待蚀刻材料来适当地选择。注意，在元件中的泄漏不是问题的情况下，氧化物半导体层不必处理成岛状氧化物半导体层。随后，形成将要与氧化物半导体层144相接触的栅绝缘层146。此后，在栅绝缘层146之上，在与氧化物半导体层144重叠的区域中形成栅电极148a，并且在与源或漏电极142a重叠的区域中形成电极148b (参见图4D)。能够通过CVD方法、溅射方法等，形成栅绝缘层146。栅绝缘层146优选地形成为使得包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy (x>0，y>0))、添加了氮的硅酸铪(HfSixOy (x>0，y>0))、添加了氮的铝酸铪(HfAlxOy (x>0，y>0))等。 栅绝缘层146可具有单层结构或者叠层结构。对栅绝缘层146的厚度没有具体限制；但是，在使半导体器件小型化的情况下，栅绝缘层146优选地较薄，以便确保晶体管的操作。例如，在使用氧化硅的情况下，栅绝缘层146的厚度能够大于或等于I nm但小于或等于100nm，优选地大于或等于10 nm但小于或等于50 nm。当栅绝缘层如上所述较薄时，导致因隧道效应等引起的栅极泄漏问题。为了解决栅极泄漏问题，优选的是，栅绝缘层146使用诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy (x>0, y>0))、添加到氮的硅酸铪(HfSixOy (x>0，y>0))或者添加了氮的铝酸铪(HfAlxOy (x>0, y>0))之类的高介电常数(高k)材料来形成。通过将高k材料用于栅绝缘层146，栅绝缘层146的厚度能够增加，以便防止栅极泄漏，并且同时能够保持电特性。注意，栅绝缘层146可具有包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等的任一种的膜的叠层结构。在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。第二热处理的温度高于或等于200°C但低于或等于450°C，优选地高于或等于250°C但低于或等于350°C。例如，第二热处理可在氮气氛中以250°C执行I小时。第二热处理能够降低晶体管的电特性的变化。此外，在栅绝缘层146包含氧的情况下，氧能够提供给氧化物半导体层144以填充补偿氧化物半导体层144中的氧空位，由此能够形成i型(本征)或基本上i型氧化物半导体层。注意，虽然在这个实施例中，第二热处理在形成栅绝缘层146之后执行，但是第二热处理的定时并不局限于此。例如，第二热处理可在形成栅电极之后执行。备选地，第二热处理可接着第一热处理来执行，第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。如上所述采用第一热处理和第二热处理中的至少一个，由此氧化物半导体层144能够纯化成使得尽可能防止不是氧化物半导体的主要成分的杂质包含在其中。栅电极148a和电极148b能够按照如下方式来形成导电层在栅绝缘层146之上形成，然后有选择地来蚀刻。将要作为栅电极148a的导电层和电极148b能够通过以溅射方法为代表的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。细节与源或漏电极142a等相似；因此能够参阅其描述。
随后，绝缘层150和绝缘层152在栅绝缘层146、栅电极148a和电极148b之上形成(参见图5A)。能够通过PVD方法、CVD方法等，来形成绝缘层150和绝缘层152。绝缘层150和绝缘层152能够使用包括诸如氧化娃、氧氮化娃、氮化娃、氧化铪或氧化招之类的无机绝缘材料的材料来形成。注意，绝缘层150和绝缘层152优选地使用低介电常数材料来形成，或者具有带低介电常数的结构(例如多孔结构)。减小绝缘层150和绝缘层152的介电常数，由此布线或电极之间生成的电容能够降低，这产生更高速度的操作。注意，虽然在这个实施例中采用绝缘层150和绝缘层152的叠层结构，但是所公开 的本发明的一个实施例并不局限于此。也可使用单层结构或者二层或更多层的叠层结构。备选地，可省略绝缘层。注意，绝缘层152优选地形成为使得具有平面化表面。通过形成具有平面化表面的层间绝缘层152，例如，甚至在使半导体器件小型化的情况下，电极、布线等也能够有利地在层间绝缘层152之上形成。层间绝缘层152能够通过诸如化学机械抛光(CMP)之类的方法来平面化。随后，在栅绝缘层146、绝缘层150和绝缘层152中形成达到源或漏电极142b的开口(参见图5B)。开口通过使用掩模等的选择性蚀刻来形成。在这里，开口优选地在与电极126重叠的区域中形成。在这种区域中形成开口，由此能够抑制因电极的接触区引起的元件面积的增加。换言之，半导体器件的集成度能够提闻。此后，电极154在开口中形成，并且将要与电极154相接触的布线156在绝缘层152之上形成(参见图5C)。电极154能够按照如下方式来形成例如通过PVD方法、CVD方法等，在包括开口的区域中形成导电层，然后通过蚀刻处理、CMP等去除导电层的一部分。具体来说，有可能采用一种方法，其中例如钛薄膜通过PVD方法在包括开口的区域中形成，氮化钛薄膜通过CVD方法来形成，然后钨膜形成为使得填充开口。在这里，通过PVD方法所形成的钛膜具有使其上形成钛膜的表面之上形成的氧化物膜(例如天然氧化物膜)还原的功能，以便降低与下部电极等(在这里为源或漏电极142b)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛的阻挡膜之后通过电镀法来形成铜膜。注意，在电极154通过去除导电层的一部分来形成的情况下，优选地执行处理，使得对表面平面化。例如，在包括开口的区域中形成钛薄膜或氮化钛薄膜然后钨膜形成为使得填充开口的情况下，能够去除钨膜、钛膜、氮化钛膜等的不必要部分，并且同时表面的平面度能够通过后续CMP处理来增加。包括电极154的表面按照这种方式来平面化，由此电极、布线、绝缘层、半导体层等能够有利地在后来的步骤中形成。布线156按照如下方式来形成导电层通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成，并且对导电层形成图案。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钥和钨中选取的元素、包含任意这些元素的作为成分的合金等等。可使用锰、镁、锆、铍、钕或钪的任一种或者组合地包含它们的两种或更多种的材料。细节与源或漏电极142a等相似。
通过上述步骤，完成包括纯化氧化物半导体层144的晶体管162和电容器164 (参见图5C)。由于在这个实施例所示的晶体管162中纯化氧化物半导体层144，所以其氢浓度低于5 X IO19原子/cm3，优选地低于5 X IO18原子/cm3，更优选地低于5 X IO17原子/cm3。此夕卜，氧化物半导体层144的载流子密度(例如小于IXlO12 /cm3，更优选地小于I. 45 X IO11 /cm3)比典型硅晶圆(添加了诸如磷或硼之类的少量杂质元素的硅晶圆)的载流子密度(大约IXlO14 /cm3)要低许多。相应地，晶体管162的截止态电流充分小。例如，室温(25°C )下的截止态电流(在这里为每微米(Pm)沟道宽度的电流)低于或等于100 zA (I zA(仄普托安培)为1X10_21 A)，优选地低于或等于10 zA0借助于纯化本征氧化物半导体层144，晶体管的截止态电流能够充分降低。此外，借助于这种晶体管，能够得到能够将已存储数据保持很长时间的半导体器件。
电极126和电极154形成为使得相互重叠，由此能够抑制因电极的接触区引起的元件面积的增加；因此，集成度能够进一步增加。另外，在这个实施例所述的半导体器件中，布线能够共用；因此，能够实现具有充分增加的集成度的半导体器件。这个实施例中所述的结构、方法等能够与任意其它实施例中所述的结构、方法等适当结合。(实施例2)
在这个实施例中，将参照图6A和图6B、图7A至图7H以及图8A至图8E来描述按照所公开的本发明的另一个实施例的半导体器件的结构和制造方法。<半导体器件的截面结构和平面结构>
图6A和图6B示出按照这个实施例的半导体器件的结构的示例。图6A是半导体器件的截面图。图6B是半导体器件的平面图。在这里，图6A对应于沿图6B的线条C1-C2和线条D1-D2所截取的截面。图6A和图6B所示的半导体器件在其下部包括其中包含第一半导体材料的晶体管560以及在其上部包括其中包含第二半导体材料的晶体管562。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(例如硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料的晶体管能够易于以高速度进行操作。相比之下，包括氧化物半导体的晶体管因其特性而能够长时间保持电荷。虽然在这里，两种晶体管都是η沟道晶体管，但是不用说，能够使用P沟道晶体管。所公开的本发明的技术特征在于在晶体管562中使用能够用以充分降低截止态电流的诸如氧化物半导体之类的材料，以便保持数据。因此，不需要将诸如半导体器件的材料、结构等的具体条件局限于以上所述。图6Α和图6Β所示的晶体管560包括沟道形成区526，设置在基底衬底500之上的半导体层中；杂质区528，设置成使得夹合沟道形成区526 ;栅绝缘层522a，设置在沟道形成区526之上；以及栅电极524a，设置在栅绝缘层522a之上。换言之，图6A和图6B所示的晶体管560与图IA和图IB所示的晶体管160之间的差别之一在于是否在基底衬底500之上的半导体层中形成沟道形成区。还可以说，差别在于半导体衬底或SOI衬底的使用。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。电极530连接到晶体管中的杂质区528的一部分。在这里，电极530用作晶体管560的源电极或漏电极。绝缘层532和绝缘层534设置成使得覆盖晶体管560。注意，优选的是，如图6A和图6B所示晶体管560没有包括侧壁绝缘层，以便增加集成度。另一方面，在优先考虑晶体管560的特性的情况下，侧壁绝缘层可设置在栅电极524a的侧表面上，并且杂质区528可在与侧壁绝缘层重叠的区域中各包括具有不同杂质浓度的区域。图6A和图6B中的晶体管562与图IA和图IB中的晶体管162相同。换言之，图6A和图6B中的晶体管562包括源或漏电极542a和源或漏电极542b，设置在绝缘层534之上；氧化物半导体层544，电连接到源或漏电极542a和源或漏电极542b ;栅绝缘层546，覆盖源或漏电极542a、源或漏电极542b和氧化物半导体层544 ;栅电极548a，设置在栅绝缘层546之上，以使得与氧化物半导体层544重叠；绝缘层543a，设置在源或漏电极542a与氧化物半导体层544之间的区域中，与栅电极548a重叠；以及绝缘层543b，设置在源或漏电极542b与氧化物半导体层544之间的区域中，与栅电极548a重叠。注意，虽然优选的是设置绝缘层543a和绝缘层543b以便降低源或漏电极与栅电极之间的电容，但是不一定设置绝缘层543a和绝缘层543b。能够参阅上述实施例以便获得其它细节。 此外，图6A和图6B中的电容器564与图IA和图IB中的电容器164相同。换言之，图6A和图6B中的电容器564包括源或漏电极542a、氧化物半导体层544、栅绝缘层546和电极548b。也就是说,源或漏电极542b用作电容器564的电极之一,而电极548b用作电容器564的另一电极。能够参阅上述实施例以便获得其它细节。图6A在这方面与图IA相同绝缘层550设置在晶体管562和电容器564之上；绝缘层552设置在绝缘层550之上；电极554设置在栅绝缘层546、绝缘层550和绝缘层552中形成的开口中；以及布线556设置在绝缘层552之上，以使得连接到电极554。〈SOI衬底的制造方法〉
接下来将参照图7A至图7H来描述用于制造上述半导体器件的SOI衬底的制造方法的示例。首先制备基底衬底500 (参见图7A)。作为基底衬底500，能够使用由绝缘体所形成的衬底。作为其具体示例，给出下列项电子工业中使用的各种玻璃衬底，例如由铝硅酸盐玻璃、铝硼硅酸盐玻璃和钡硼硅酸盐玻璃所制成的衬底；石英衬底；陶瓷衬底；以及蓝宝石衬底。备选地，可使用包含氮化硅和氮化铝作为主要成分并且其热膨胀系数接近硅的热膨胀系数的陶瓷衬底。备选地，作诸如单晶硅衬底或单晶锗衬底之类的半导体衬底可用作基底衬底500。在使用这种半导体衬底作为基底衬底500的情况下，与使用玻璃衬底等的情况下相比，热处理的温度上限能够提高，这允许易于得到高质量SOI衬底。在这里，作为半导体衬底，可使用太阳能级硅(SOG-Si)衬底等。备选地，可使用多晶半导体衬底。在使用太阳能级硅衬底、多晶半导体衬底等时，与使用单晶硅衬底等的情况相比，制造成本能够降低。在这个实施例中，描述玻璃衬底用作基底衬底500的情况。当尺寸能够增加并且是廉价的玻璃衬底用作基底衬底500时，能够实现成本降低。基底衬底500的表面优选地预先清洁。具体来说，基底衬底500经过采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵/过氧化氢混合物(APM)、稀释氢氟酸(DHF)、FPM(盐酸、过氧化氢水和纯水的混合溶液)等的超声波清洁。通过这种清洁处理，能够改进基底衬底500的表面平面度，并且能够去除基底衬底500的表面上留下的磨料微粒。随后,含氮层502(例如，包括其中包含氮的绝缘膜、例如氮化硅(SiNx)膜或氮氧化硅(SiNxOy (x>y)膜的层)在基底衬底衬底500的表面之上形成(参见图7B)。能够通过CVD方法、溅射方法等，形成含氮层502。在这个实施例中形成的含氮层502用作用于接合单晶半导体层的层(即，接合层)。含氮层502还用作阻挡层，用于防止基底衬底中包含的诸如钠(Na)之类的杂质扩散到单晶半导体层中。如上所述，由于在这个实施例中，含氮层502用作接合层，所以优选的是，含氮层502形成为具有某个等级的表面平面度。具体来说，含氮层502形成为使得它具有O. 5 nm或以下的平均表面粗糙度(Ra，又称作算术平均偏差)以及O. 60 nm或以下的均方根表面粗糙度(Rms)，优选地是O. 35 nm或以下的平均表面粗糙度以及O. 45 nm或以下的均方根表面粗糙度。注意，对于上述平均表面粗糙度和均方根表面粗糙度，例如能够使用通过对10μ mX 10 μ m的区域执行的测量所得到的值。厚度处于从10 nm至200 nm、优选地从50 nm 至100 nm的范围中。通过这种高度表面平面度，能够防止单晶半导体层的缺陷接合。随后制备接合衬底。在这里，单晶半导体衬底500用作接合衬底(参见图7C)。注意，虽然单晶衬底在这里用作接合衬底，但是接合衬底不一定局限于单晶衬底。例如，作为单晶半导体衬底510，能够使用采用14族元素所形成的单晶半导体衬底，例如单晶硅衬底、单晶锗衬底或单晶硅锗衬底。备选地，能够使用采用砷化镓、磷化铟等形成的复合半导体衬底。商业硅衬底的形状通常为圆形，其中直径为5英寸(大约125mm)、6英寸(大约150 mm)、8英寸(大约200 mm)、12英寸(大约300 mm)和16英寸(大约400 mm)。注意，单晶半导体衬底510的形状并不局限于圆形形状，并且单晶半导体衬底510可以是已经处理成例如矩形形状等的衬底。此外，单晶半导体衬底510能够通过Czochralski (CZ)法或浮区(FZ)法来形成。氧化物膜512在单晶半导体衬底510的表面形成(参见图7D)。考虑到去除污染物，优选的是，在形成氧化物膜512之前，采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵/过氧化氢混合物(APM)、稀释氢氟酸(DHF)、氢氟酸、过氧化氢水和纯水的混合溶液(FPM)等清洁单晶半导体衬底510的表面。备选地，可交替排放稀释氢氟酸和臭氧水来进行清洁。氧化物膜512能够形成为使用例如氧化硅膜、氧氮化硅膜等的单层结构或叠层结构。作为用于形成氧化物膜512的方法，能够使用热氧化方法、CVD方法、溅射方法等等。在氧化物膜512通过CVD方法来形成的情况下，氧化硅膜优选地使用诸如四乙氧基甲硅烷(缩写为TE0S)(化学分子式=Si(OC2H5)4)之类的有机硅烷来形成，使得能够实现有利接合。在这个实施例中，通过对单晶半导体衬底510执行热氧化处理来形成氧化物膜512 (在这里为310!￡膜)。热氧化处理优选地在添加了卤素的氧化气氛中执行。例如，单晶半导体衬底510的热氧化处理在添加了氯(Cl)的氧化气氛中执行，由此能够通过氯氧化来形成氧化物膜512。在那种情况下，氧化物膜512是包含氯原子的膜。通过这种氯氧化，作为非本征杂质(extrinsic impurity)的重金属(例如？6、0、祖、]\10等)被捕获，并且金属的氯化物被形成然后移除到外部；因此，能够降低单晶半导体衬底510的污染。此外，在基底衬底500和单晶半导体衬底510相互接合之后，使来自基底衬底的诸如Na之类的杂质固定，使得能够防止单晶半导体衬底510的污染。注意，氧化物膜512中包含的卤素原子并不局限于氯原子。氟原子可包含在氧化物膜512中。作为单晶半导体衬底510的表面的氟氧化的方法，能够使用其中将单晶半导体衬底510沉浸在HF溶液中然后在氧化气氛中经过热氧化处理的方法、其中在添加了 NF3的氧化气氛中执行热氧化处理的方法等。
随后，离子通过电场来加速，采用离子来照射单晶半导体衬底510，并且将离子加入单晶半导体衬底510，由此在单晶半导体衬底510中的预定深度形成其中晶体结构被破坏的脆化区514(参见图7E)。形成脆化区514的深度能够通过离子的动能、质量、电荷、入射角等等来控制。脆化区514在与离子的平均穿透深度大致相同的深度形成。因此，与单晶半导体衬底510分离的单晶半导体层的厚度能够采用添加离子的深度来控制。例如，平均穿透深度可调整成使得单晶半导体层的厚度大约大于或等于10 nm但小于或等于500 nm，优选地大于或等于50 nm但小于或等于200 nm。能够采用离子掺杂设备或者离子注入设备来执行上述离子照射处理。作为离子掺杂设备的典型示例，存在非质量分离设备，其中执行工艺气体的等离子体激励，并且采用通过所生成的所有离子种类来照射待处理对象。在这个设备中，待处理对象采用没有质量分离的等离子体的离子种类来照射。相反，离子注入设备是质量分离设备。在离子注入设备中，执行等离子体的离子种类的质量分离，并且采用具有预定质量的离子种类来照射待处理对象。在这个实施例中，将描述其中离子掺杂设备用于将氢加入单晶半导体衬底510的示例。包含氢的气体用作源气体。对于用于照射的离子，H3+的比例优选地设置成较高。具体来说，优选的是，H3+的比例相对于H+、H2+和H3+的总量设置成50%或更高(更优选地为80%或更高)。通过H3+的高比例，离子照射的效率能够提高。注意，待添加的离子并不局限于氢离子。可添加氦离子等。此外，待添加的离子并不局限于一种离子，而是可添加多种离子。例如，在采用离子掺杂设备的同时采用氢和氦来执行照射的情况下，与通过不同步骤来执行氢和氦的照射的情况相比，能够减少步骤数量，并且能够抑制后来形成的单晶半导体层的表面粗糙度的增加。注意，当采用离子掺杂设备来形成脆化区514时，还可添加重金属；但是，离子照射通过包含卤素原子的氧化物膜512来执行，由此能够防止因重金属引起的单晶半导体衬底510的污染。然后，基底衬底500和单晶半导体衬底510设置成彼此相向，并且含氮层502和氧化物膜512的表面牢固地相互附连。因此，基底衬底500和单晶半导体衬底510能够相互接合(参见图7F)。当执行接合时，优选的是，将大于或等于O. 001 N/cm2但小于或等于100 N/cm2的压力、例如大于或等于I N/cm2但小于或等于20 N/cm2的压力施加到基底衬底500的一部分或者单晶半导体衬底510的一部分。在使接合表面相互靠近并且通过施加压力来牢固地相互附连时，含氮层502与氧化物膜512之间的接合在它们牢固地相互附连的部分生成，并且接合自然地扩展到几乎整个面积。这种接合在范德瓦尔斯力或氢键合的作用下执行，并且能够在室温下执行。
注意，在单晶半导体衬底510和基底衬底500相互接合之前，待接合表面优选地经过表面处理。表面处理能够提高单晶半导体衬底510与基底衬底500之间的界面的接合强度。作为表面处理，能够使用湿式处理、干式处理或者湿式处理和干式处理的组合。备选地，湿式处理可与不同湿式处理结合使用，或者干式处理可与不同干式处理结合使用。注意，用于提高接合强度的热处理可在接合之后执行。在没有发生脆化区514处的分离的温度(例如，高于或等于室温但低于400°C的温度)下执行这种热处理。备选地，含氮层502和氧化物膜512的接合可在以这个范围之内的温度对其加热的同时来执行。热处理能够使用扩散炉、诸如电阻加热炉之类的加热炉、快速热退火(RTA)设备、微波加热设备等来执行。上述温度条件只是一个示例，并且所公开的本发明的一个实施例不应当被理解为局限于这个示例。
随后，执行热处理，以便在脆化区分离单晶半导体衬底510，由此单晶半导体层516隔着含氮层502和氧化物膜512在基底衬底500之上形成(参见图7G)。注意，优选的是，分离中的热处理的温度尽可能低。这是因为分离时的热处理温度越低，则能够更多地防止单晶半导体层516的表面粗糙度。具体来说，分离时的热处理温度可高于或等于300°C但低于或等于600°C，并且热处理在温度高于或等于400°C但低于或等于500°C的温度时更为有效。注意，在分离单晶半导体衬底510之后，单晶半导体层516可经过500°C或更高温度的热处理，使得降低单晶半导体层516中剩余的氢的浓度。随后，采用激光来照射单晶半导体层516的表面，由此得到其表面粒度得到改进并且其中缺陷得到降低的单晶半导体层518 (参见图7H)。注意，代替激光照射处理，可执行热处理。虽然在这个实施例中，采用激光的照射处理紧接用于分离单晶半导体层516的热处理之后执行，但是所公开的本发明的一个实施例不应当被理解为局限于此。可在用于分割单晶半导体层516的热处理以及用于去除单晶半导体层516的表面上包含许多缺陷的区域的蚀刻处理按照这个顺序执行之后，来执行激光照射处理。备选地，激光照射处理可在单晶半导体层516的表面粒度得到改进之后来执行。注意，蚀刻处理可以是湿式蚀刻或干式蚀刻。此外，在如上所述执行采用激光的照射之后，可执行减小单晶半导体层516的厚度的步骤。为了减小单晶半导体层516的厚度，可采用干式蚀刻和湿式蚀刻的任一种或两者。通过上述步骤，能够得到包括单晶半导体层518、具有有利特性的SOI衬底(参见图 7H)。〈半导体器件的制造方法〉
接下来将参照图8A至图SE来描述使用上述SOI衬底的半导体器件、特别是晶体管560的制造方法。注意，图8A至图SE示出使用通过参照图7A至图7H描述的方法所形成的SOI衬底的一部分的半导体器件的制造方法。首先，将单晶半导体层518处理成岛状，使得形成半导体层520 (参见图8A)。注意，在这个步骤之前或之后，可将赋予η型导电性的杂质元素或者赋予P型导电性的杂质元素加入半导体层，以便控制晶体管的阈值电压。在硅用作半导体的情况下，磷、砷等能够用作赋予η型导电性的杂质元素。另一方面，硼、铝、镓等能够用作赋予P型导电性的杂质元素。随后，绝缘层522形成为使得覆盖半导体层520，并且导电层524在绝缘层522之上至少与半导体层520重叠的区域中形成(参见图SB)。绝缘层522后来将作为栅绝缘层。例如，能够通过对半导体层520的表面执行热处理(例如热氧化处理、热氮化处理等等)，来形成绝缘层522。可执行高密度等离子体处理来代替热处理。例如，能够使用诸如He、Ar、Kr或Xe等稀有气体与氧、氧化氮、氨、氮或氢的任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层122优选地具有使用通·过CVD方法、溅射方法等所形成的包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy (x>0，y>0))、添加了氮的硅酸铪(HfSixOy(x>0，y>0))、添加了氮的铝酸铪(HfAlxOy(x>0，y>0))等的任一种的膜的单层结构或叠层结构。绝缘层的厚度例如能够大于或等于I nm但小于或等于100 nm，优选地大于或等于10 nm但小于或等于50 nm。在这里，包含氧化硅的单层绝缘层通过等离子体CVD方法来形成。导电层524后来将作为栅电极。导电层524能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸镀方法、CVD方法、溅射方法、旋涂方法之类的各种膜形成方法。注意，在这个实施例中，描述包含导电材料的层使用金属材料来形成的情况的示例。随后，有选择地蚀刻绝缘层522和导电层524，使得栅绝缘层522a和栅电极524a在半导体层520之上形成(参见图SC)。作为蚀刻，优选地执行干式蚀刻，但是可执行湿式蚀刻。蚀刻气体和蚀刻剂能够根据待蚀刻材料来适当地选择。随后，以栅电极524a用作掩模将赋予一种导电类型的杂质元素加入半导体层520，使得形成沟道形成区526和杂质区528 (参见图8D)。注意，虽然在这里添加磷(P)或砷(As)以便形成η沟道晶体管，但是在形成P沟道晶体管的情况下，可添加诸如硼(B)或铝(Al)之类的杂质元素。在这里，所添加的杂质元素的浓度能够适当设置。另外，在添加杂质元素之后，执行用于活化的热处理。注意，当半导体层520使用包含硅的材料来形成时，硅化物区可通过在半导体层520的一部分中形成硅化物来形成，以便进一步降低源区和漏区的电阻。硅化物区按照如下方式来形成使金属与半导体层相接触，并且通过热处理(例如GRTA方法、LRTA方法、激光照射等)使半导体层中的硅与金属发生反应。对于硅化物区，例如，可使用硅化钴、硅化镍等。在半导体层520较薄的情况下，硅化物反应可进行到半导体层520的底部。作为用于形成硅化物的金属材料的示例，除了钴和镍之外，还能够给出钛、钨、钥、锆、铪、钽、钒、钕、铬、钼、钯等。随后，电极530在与杂质区528的一部分相接触的区域中形成。此后，绝缘层532和绝缘层534形成为使得覆盖在上述步骤所形成的组件(参见图SE)。例如，电极530按照如下方式来形成形成包含导电材料的层，然后有选择地蚀刻该层。包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包含导电材料的层的方法没有具体限制，并且能够采用诸如蒸镀方法、CVD方法、溅射方法、旋涂方法之类的各种膜形成方法。注意，电极530能够备选地形成为使得在形成绝缘层532和绝缘层534之后填充在绝缘层532和绝缘层534中形成的开口，以便达到杂质区528。绝缘层532和绝缘层534能够使用诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料来形成。绝缘层532和绝缘层534特别优选地使用低介电常数(低k)材料来形成，在这种情况下，因重叠电极或布线引起的电容能够充分降低。注意，使用这种材料所形成的多孔绝缘层可用作绝缘层532和绝缘层534。多孔绝缘层具有比高密度的绝缘层要低的介电常数，因电极或布线引起的电容能够进一步降低。此外，绝缘层532和绝缘层534能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。注意，虽然在这里采用绝缘层532和绝缘层534的叠层结构，但是所公开的本发明的一个实施例并不局限于此。也可使用单层结构或者二层或更多层的叠层结构。通过上述步骤，制造包括SOI衬底的晶体管560 (参见图SE)。包括不是氧化物半 导体的材料的晶体管560能够以高速度进行操作。因此，当晶体管560用作读取晶体管时，读取速度能够增加。另外，逻辑电路(又称作算术电路)能够使用晶体管560来形成。然后，对绝缘层532和绝缘层534执行CMP处理，使得暴露栅电极524a和电极530的上表面(未不出)。作为用于暴露栅电极524a和电极530的上表面的处理,蚀刻处理等能够用作CMP处理的替代(或者与其结合)。注意，优选的是尽可能使绝缘层532和绝缘层534的表面平面化，以便改进后来制造的晶体管562的特性。注意，电极、布线、半导体层、绝缘层可在上述步骤之前和之后进一步形成。例如，其中层叠绝缘层和导电层的多层布线结构用作布线结构，由此能够实现高度集成半导体器件。此后，制造电连接到晶体管560的晶体管562和电容器564(图6A)。由于晶体管562和电容器564的制造方法与晶体管162和电容器164相同，所以在这里省略对制造方法的描述。关于制造方法的细节，能够参阅上述实施例。这个实施例中所述的结构、方法等能够与任意其它实施例中所述的结构、方法等适当结合。(实施例3)
在这个实施例中，将参照图9A和图9B以及图IOA至图IOC来描述按照所公开的本发明的另一个实施例的半导体器件的结构和制造方法。<半导体器件的截面结构和平面结构>
图9A和图9B示出按照这个实施例的半导体器件的结构的示例。图9A是半导体器件的截面图。图9B是半导体器件的平面图。在这里，图9A对应于沿图9B中的线条E1-E2和线条F1-F2所截取的截面。与图6A和图6B所示的半导体器件相似，图9A和图9B所示的半导体器件在其下部包括其中包含第一半导体材料的晶体管560以及在其上部包括其中包含第二半导体材料的晶体管562。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(例如硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料的晶体管能够易于以高速度进行操作。相比之下，包括氧化物半导体的晶体管因其特性而能够长时间保持电荷。图9A和图9B中的半导体器件与图6A和图6B中的半导体器件之间的差别之一是将晶体管560连接到晶体管562的方法。在图6A和图6B的半导体器件中，电极530在与杂质区528的一部分重叠的区域中形成，并且上部晶体管562中的源或漏电极542b通过电极530相互电连接。相比之下，在图9A和图9B的半导体器件中，上部晶体管562中的源或漏电极542b与下部晶体管560中的杂质区528直接接触。图9A和图9B中的半导体器件与图6A和图6B中的半导体器件之间的另一差别是将晶体管562连接到上布线556的方法。在图6A和图6B的半导体器件中，形成与源或漏电极542b相接触的电极554，并且晶体管562的源或漏电极542b通过电极554电连接到布线556。相比之下，在图9A和图9B的半导体器件中，布线556与晶体管562的源或漏电极542b直接接触。也可以说，图6A和图6B中的晶体管562和源或漏电极542b以及用作晶体管560的源或漏电极的电极530在图9A和图9B中作为一个组件来设置。注意，在图9A和图9B中，其中源或漏电极542b接触晶体管560的源区和漏区的一个的区域与其中源或漏电极542b接触用于将存储器单元连接到另一个存储器单元的布 线556的区域重叠。这种布局允许集成度的增加。图9A和图9B中的晶体管560与图6A和图6B中的晶体管560相同。图9A和图9B中的晶体管562与图6A和图6B中的晶体管562相同。此外，图9A和图9B中的电容器564与图6A和图6B中的电容器564相同。能够参阅上述实施例以便获得细节。〈半导体器件的制造方法〉
将参照图IOA至图IOC来描述图9A和图9B所示的半导体器件、具体为上部晶体管562的源或漏电极的制造方法。注意，图IOA至图IOC示出使用通过参照图7A至图7H描述的方法所形成的SOI衬底的一部分的半导体器件的制造方法。首先，按照与图8A至图8D所示步骤相似的方式，包括沟道形成区526和杂质区528、栅绝缘层522a以及栅电极524a的半导体层在SOI衬底之上形成。此后，绝缘层532和绝缘层534形成为使得覆盖在上述步骤所形成的组件。相应地，制造晶体管560。随后，对绝缘层532和绝缘层534执行CMP处理，使得暴露栅电极524a的上表面(未不出)。作为用于暴露栅电极524a的上表面的处理,蚀刻处理等能够用作CMP处理的替代(或者与其结合)。注意，优选的是尽可能使绝缘层532和绝缘层534的表面平面化，以便改进后来制造的晶体管562的特性。随后，在绝缘层532和绝缘层534中形成达到晶体管560的杂质区528的开口。开口通过使用掩模等的选择性蚀刻来形成。然后，通过PVD方法、CVD方法等，在包括开口的区域中形成导电层。此后，通过蚀刻或CMP有选择地去除导电层的一部分，使得形成源或漏电极542a和源或漏电极542b (参见图10A)。导电层形成为使得填充开口，由此杂质区528和源或漏电极542b相互直接接触。随后，按照与实施例I的图4B至图4D以及图5A所示步骤相似的方式，绝缘层543a和绝缘层543b分别在源或漏电极542a和源或漏电极542b之上形成。此后，氧化物半导体层544设置在源或漏电极542a和源或漏电极542b之上，栅绝缘层546设置成与氧化物半导体层544相接触，栅电极548a和电极548b设置在栅绝缘层546之上，以及绝缘层550设置在栅电极548a和电极548b之上(参见图10B)。此后绝缘层552在绝缘层550之上形成。绝缘层552能够使用与实施例I中的绝缘层152相似的材料和方法来形成。在形成绝缘层552之后，在绝缘层552、绝缘层550和栅绝缘层546中形成达到源或漏电极542b的开口。开口能够通过使用掩模等的选择性蚀刻来形成。然后，通过PVD方法、CVD方法等，在包括开口的区域中形成导电层。此后,通过CMP经由蚀刻处理有选择地去除导电层的一部分，使得形成布线556。通过上述步骤，能够制造这个实施例中所述的半导体器件。在这个实施例所述的半导体器件中，下部晶体管560与上部晶体管562之间的直接连接以及上部晶体管562与布线556之间的直接连接各通过晶体管562的源或漏电极542b进行，而无需形成电极；因此，能够省略形成电极的步骤。因此，能够以低成本来制造这个实施例中所述的半导体器件。这个实施例中所述的结构、方法等能够与任意其它实施例中所述的结构、方法等适当结合。
(实施例4)
在这个实施例中，将参照图IlA至图IlC来描述按照所公开的本发明的一个实施例的半导体器件的电路配置和操作。注意，在电路图中，在某个晶体管旁标有“OS”，以便指示该晶体管包括氧化物半导体。在图IlA所示的半导体器件中，第一布线(第一线路)电连接到晶体管160(或晶体管560)的源电极，以及第二布线(第二线路)电连接到晶体管160 (或晶体管560)的漏电极。第三布线(第三线路)电连接到晶体管162(或晶体管562)的源电极和漏电极中的另一个，以及第四布线(第四线路)电连接到晶体管162 (或晶体管562)的栅电极。此外，晶体管160(或晶体管560)的栅电极以及晶体管162(或晶体管562)的源和漏电极其中之一电连接到电容器164 (或电容器564)的电极之一。第五布线(第五线路)电连接到电容器164 (或电容器564)的另一个电极。在这里，例如，包括氧化物半导体的上述晶体管用作晶体管162 (或晶体管562)。包括氧化物半导体的晶体管具有极低的截止态电流。为此，通过使晶体管162 (或晶体管562)截止，晶体管160 (或晶体管560)的栅电极的电位能够保持极长时间。当设置了电容器164(或电容器564)时，促进施加到晶体管160(或晶体管560)的栅电极的电荷的保持以及已存储数据的读取。注意，对晶体管160 (或晶体管560)没有具体限制。在提高读取数据的速度方面，优选的是使用例如具有高开关速率的晶体管，例如包括单晶硅的晶体管。备选地，能够采用如图IlB所示没有设置电容器164 (或电容器564)的结构。图IlA所示的半导体器件利用能够保持晶体管160(或晶体管560)的栅电极的电位的优点，由此按如下所述进行写入、存储和读取。首先将描述数据的写入和保持。首先，第四线路的电位设置成使晶体管162(或晶体管562)导通的电位，由此晶体管162 (或晶体管562)导通。相应地，将第三布线的电位提供给晶体管160 (或晶体管560)的栅电极和电容器164(或电容器564)。换言之，将预定电荷提供给晶体管160 (或晶体管560)的栅电极(即，数据的写入)。在这里，将用于提供两个不同电位的电荷(下文中，用于提供低电位的电荷称作电荷Qy而用于提供高电位的电荷称作电荷Qh)之一提供给晶体管160(或晶体管560)的栅电极。注意，可提供用于提供三个或更多不同电位的电荷，以便增加存储容量。此后，第四线路的电位设置成使晶体管162 (或晶体管562)截止的电位，由此晶体管162 (或晶体管562)截止。因此，保持提供给晶体管160(或晶体管560)的栅电极的电荷(即，数据的保持)。由于晶体管162 (或晶体管562)的截止态电流极低，所以晶体管160 (或晶体管560)的栅电极的电荷保持长时间。接下来将描述数据的读取。通过与提供给第一线路的预定电位(恒定电位)同时向第五线路提供适当电位(读取电位)，第二线路的电位根据在晶体管160 (或晶体管560)的栅电极中保持的电荷量而改变。这是因为，一般来说，当晶体管160 (或晶体管560)是η沟道晶体管时，将电荷Qh提供给晶体管160(或晶体管560)的栅电极的情况下的表观阈值电压Vthjl低于将电荷Qlj提供给晶体管160 (或晶体管560)的栅电极的情况下的表观阈值电压(apparent threshold voltage)Vth—l。在这里，表观阈值电压指的是第五线路的电位，需要它来使晶体管160 (或晶体管560)导通。因此，第五线路的电位设置成Vth H与VthJ之间的中间值，由此能够确定提供给晶体管160(或晶体管560)的栅电极的电荷。例如，在写入 中提供Qh的情况下，当第五线路的电位设置成VtlOVth ll)时，晶体管160 (或晶体管560)导通。在写入中提供％的情况下，甚至当第五线路的电位设置成VciGVthJ时，晶体管160 (或晶体管560)也保持为截止。因此，能够通过第二线路的电位来读取已存储数据。注意，在存储器单元排列成被使用的情况下，仅需要读取预期存储器单元的数据。因此，为了读取预定存储器单元的数据而不读取其它存储器单元的数据，在晶体管160 (或晶体管560)并联连接在存储器单元之间的情况下，允许晶体管160 (或晶体管560)截止而与栅电极的状态无关的电位、即低于VthH的电位可提供给不读取其数据的存储器单元的第五线路。在晶体管160 (或晶体管560)串联连接在存储器单元之间的情况下，允许晶体管160(或晶体管560)截止而与栅电极的状态无关的电位、即高于Vtl^的电位可提供给第五线路。接下来描述数据的改写。数据的改写按照与数据的上述写入和保持相似的方式来执行。换言之，第四线路的电位设置成使晶体管162(或晶体管562)导通的电位，由此晶体管162(或晶体管562)导通。相应地，将第三布线的电位(用于新数据的电位)提供给晶体管160 (或晶体管560)的栅电极和电容器164(或电容器564)。此后，第四线路的电位设置成使晶体管162 (或晶体管562)截止的电位，由此晶体管162 (或晶体管562)截止。相应地，将新数据的电荷提供给晶体管160(或晶体管560)的栅电极。在按照所公开的本发明的半导体器件中，数据能够通过如上所述的数据的另一个写入来直接改写。因此，不需要借助于高电压从浮栅中提取电荷一这在闪速存储器等中是需要的。因此，能够抑制归因于擦除操作的操作速度的降低。换言之，能够实现半导体器件的高速操作。注意，晶体管162 (或晶体管562)的源电极或漏电极电连接到晶体管160 (或晶体管560)的栅电极，由此具有与用作非易失性存储器元件的浮栅晶体管的浮栅相似的效果。因此，在一些情况下，附图中晶体管162(或晶体管562)的源电极或漏电极电连接到晶体管160(或晶体管560)的栅电极的一部分浮栅部分FG。当晶体管162截止时，浮栅部分FG能够被看作是嵌入绝缘体中；因此，电荷保持在浮栅部分FG中。包括氧化物半导体的晶体管162 (或晶体管562)的截止态电流量小于或等于包括硅等的晶体管的截止态电流量的十万分之一；因此，因晶体管162(或晶体管562)的泄漏电流引起的浮栅部分FG中积聚的电荷的损耗是可忽略的。换言之，通过包括氧化物半导体的晶体管162 (或晶体管562)，能够实现甚至当没有提供电力时也能够存储数据的非易失性存储器装置。例如，当室温(25°C )下的晶体管162 (或晶体管562)的截止态电流小于或等于10 zA (I zA (仄普托安培)为1X10_21 A)并且电容器164 (或电容器564)的电容大约为10fF时，数据能够存储IO4秒或更长时间。不用说，存储时间取决于晶体管特性和电容。此外，在那种情况下，不存在常规浮栅晶体管中发生的栅绝缘膜(隧道绝缘膜)的退化问题。换言之，能够避免按常规被看作是问题的栅绝缘膜因将电子注入浮栅引起的退化。这意味着，原则上对写入次数没有限制。此外，不需要常规浮栅晶体管中写入或擦除数据所需的高电压。诸如图IlA所示的半导体器件中包含的晶体管之类的组件能够被认为包括图IlC所示的电阻器和电容器。换言之，图IlC中，晶体管160 (或晶体管560)和电容器164 (或 电容器564)各被认为包括电阻器和电容器。Rl和Cl分别表不电容器164(或电容器564)的电阻和电容。电阻Rl对应于取决于电容器164 (或电容器564)中包含的绝缘层的电阻。R2和C2分别表示晶体管160 (或晶体管560)的电阻和电容。电阻R2对应于取决于晶体管160(或晶体管560)导通时的栅绝缘层的电阻。电容C2对应于所谓的栅电容(在栅电极与源电极或漏电极之间形成的电容以及在栅电极与沟道形成区之间形成的电容)的电容。电荷保持期间(又称作数据保持期间)主要通过在如下条件下的晶体管162 (或晶体管562)的截止态电流来确定晶体管162 (或晶体管562)的栅极泄漏(gate leakage)充分小并且Rl和R2满足关系式Rl彡ROS和R2彡R0S，其中在晶体管162 (或晶体管562)截止的情况下的源电极与漏电极之间的电阻值(又称作有效电阻)为R0S。另一方面，在不满足这些条件的情况下，即使晶体管162 (或晶体管562)的截止态电流充分小，也难以充分确保保持期间。这是因为除了晶体管162(或晶体管562)的截止态电流之外的泄漏电流(例如源电极与栅电极之间生成的泄漏电流)较高。因此，可以说，在这个实施例所公开的半导体器件中优选地满足上述关系式。优选的是Cl和C2满足关系式Cl彡C2。这是因为，如果Cl较大，则当浮栅部分FG的电位由第五线路控制时，第五线路的电位能够有效地提供给浮栅部分FG，使得提供给第五线路的电位(例如在读取时的电位以及在非读取时的电位)之间的差能够保持为较小。当满足上述关系式时，能够实现更有利的半导体器件。注意，Rl和R2由晶体管160(或晶体管560)的栅绝缘层和电容器164(或电容器564)的绝缘层来控制。同样的情况适用于Cl和C2。因此，优选的是，栅绝缘层的材料、厚度等适当地设置成使得满足上述关系式。在这个实施例所述的半导体器件中，浮栅部分FG具有与闪速存储器等的浮栅晶体管的浮栅相似的效果，但是这个实施例的浮栅部分FG具有与闪速存储器等的浮栅本质上不同的特征。在闪速存储器的情况下，由于施加到控制栅的电压较高，所以需要保持单元之间的适当距离以便防止电位影响相邻单元的浮栅。这是阻碍半导体器件的集成度的增加的因素之一。该因素归因于闪速存储器的基本原理隧穿电流通过施加高电场来生成。相比之下，按照这个实施例的半导体器件通过开关包括氧化物半导体的晶体管来操作，而没有使用通过隧道电流进行的电荷注入的上述原理。换言之，与闪速存储器不同，不需要用于电荷注入的高电场。相应地，不需要考虑来自控制栅的高电场对相邻单元的影响，这促进集成度的增加。另外，按照这个实施例的半导体器件优于闪速存储器的有利之处还在于，不需要高电场，并且不需要大的外围电路(例如升压电路)。例如，在写入两阶(two level)( —位)的数据的情况下，在各存储器单元中，施加到按照这个实施例的存储器单元的最高电压(同时施加到存储器单元的端子的最高电位与最低电位之间的差)能够为5 V或更低，优选地为3 V或更低。在电容器164 (或电容器564)所包含的绝缘层的介电常数ε rl与晶体管160 (或晶体管560)所包含的绝缘层的介电常数er2不同的情况下，在作为电容器164(或电容器564)所包含的绝缘层的面积的SI和作为形成晶体管160 (或晶体管560)的栅电容的绝缘层的面积的S2满足其中2X S2大于或等于SI (优选地，当S2大于或等于SI时)的关系式的同时，能够易于使Cl大于或等于C2。换言之,在减小电容器164(或电容器564)中包含 的绝缘层的面积和同时，能够易于使Cl大于或等于C2。具体来说，例如，在由诸如氧化铪之类的高k材料所形成的膜或者由诸如氧化铪之类的高k材料所形成的膜与由氧化物半导体所形成的膜的叠层用于电容器164 (或电容器564)中包含的绝缘层时，并且在氧化硅用于形成栅电容的绝缘层时，εΓ2能够设置为3至4。这类结构的组合使得有可能增加按照所公开的本发明的半导体器件的集成度。注意，除了集成度的增加之外，还能够采用多阶(multilevel)技术，以便提高半导体器件的存储容量。例如，将三阶或更多阶数据写到一个存储器单元，由此与写入两阶数据的情况相比能够提高存储容量。多阶技术能够通过下列步骤来实现例如，除了电荷Ql和电荷Qh之外，还向第一晶体管的栅电极赋予电荷Q，电荷Q不同于用于提供低电位的电荷Ql以及用于提供高电位的电荷Qh。在这种情况下，甚至当采用F2不是充分小的电路配置时，也能够确保足够的存储容量。注意，虽然在以上描述中使用电子是多数载流子的η沟道晶体管，但是不用说，空穴是多数载流子的P沟道晶体管能够用来代替η沟道晶体管。如上所述，按照这个实施例的半导体器件适合于增加集成度。注意，按照本发明的一个实施例，共用布线，并且减小接触面积；因此，能够提供集成度进一步增加的半导体器件。这个实施例中所述的结构、方法等能够与任意其它实施例中所述的结构、方法等适当结合。(实施例5)
在这个实施例中，将描述以上实施例中所述的半导体器件的应用示例。具体来说，将描述其中以上实施例所述的半导体器件以矩阵来设置的半导体器件的示例。图12是具有(mXn)位的存储容量的半导体器件的电路图的示例。按照本发明的一个实施例的半导体器件包括存储器单元阵列，其中包括m(m为2或更大的整数)条信号线S、m条字线WL、η (η为2或更大的整数)条位线BL、k(k为小于η的自然数)条源线SL和以m (行)(沿垂直方向)X η (列)(沿水平方向)的矩阵所设置的存储器单元1100 ;以及外围电路，例如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113和第四驱动器电路1114。在这里，以上实施例中所述的配置(图IlA所示的配置)应用于存储器单元1100。存储器单元1100的每个包括第一电阻器、第二电阻器和电容器。在存储器单元1100的每个中，第一晶体管的栅电极、第二晶体管的源电极和漏电极其中之一以及电容器的电极之一相互电连接，并且源线SL和第一晶体管的源电极(源区)相互电连接。此外，位线BL、第二晶体管的源电极和漏电极中的另一个以及第一晶体管的漏电极相互电连接。字线WL和电容器的电极中的另一个相互电连接。信号线S和第二晶体管的栅电极相互电连接。换言之，源线SL对应于图IlA所示的配置中的第一线路，位线BL对应于第二线路和第三线路，信号线S对应于第四线路，以及字线WL对应于第五线路。在图12所示的存储器单元阵列中，位线BL、源线SL、字线WL和信号线S形成矩阵布置。排列在同一列中的m个存储器单元1100连接到位线BL之一。另外，排列在同一行中的η个存储器单元1100连接到字线WL之一以及信号线S之一。此外，源线SL的数量比 位线BL要小；因此，至少包括连接到不同位线BL的存储器单元1100的多个存储器单元需要连接到源线之一。换言之，j(j为大于或等于(m+1)但小于或等于(mXn)的整数)个存储器单元1100连接到源线SL之一。注意，连接到源线SL之一的多个存储器单元1100中包含的第一晶体管的源区在同一层中形成。注意，优选的是，源线SL按照一比多个位线BL的比例(即，(n/k为整数)来排列。在那种情况下，如果相等数量的存储器单元1100连接到各源线SL，则(mXn/k)个存储器单元1100连接到源线SL之一。具体来说，例如，能够采用图13所示的平面布局。注意，图13中，源线SL设置在与区域180对应的区域中，并且电连接到接触区182中的金属化合物区124。如同图12和图13所示的存储器单元阵列中一样，将存储器单元1100之一连接到另一个存储器单元的源线SL之一连接到至少包括连接到不同位线BL的存储器单元的多个存储器单元110，以便使源线SL的数量比位线BL要小，由此能够使源线的数量充分小；因此，能够增加半导体器件的集成度。位线BL电连接到第一驱动器电路1111。源线SL电连接到第二驱动器电路1112。信号线S电连接到第三驱动器电路1113。字线WL电连接到第四驱动器电路1114。注意，在这里，单独设置第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113和第四驱动器电路1114 ;但是，所公开的本发明并不局限于此。可备选地使用具有功能的任一个或部分的驱动器电路。接下来将描述写操作和读操作。图14是图12所示半导体器件的写操作和读操作的时序图的不例。虽然在这里为了简单起见，将描述两行和两列的存储器单元阵列的半导体器件的操作，但是所公开的本发明并不局限于此。将描述把数据写到第一行中的存储器单元1100(1，I)和存储器单元1100(1，2)以及从第一行中的存储器单元1100(1，I)和存储器单元1100(1，2)中读取数据。注意，在以下描述中，假定待写到存储器单元(1，1)的数据为“1”，以及待写到存储器单元(1，2)的数据为“O”。首先将描述写操作。将电位Vl提供给第一行的信号线S(I)，以便使第一行的第二晶体管导通。此外，将O V电位提供给第二行的信号线S (2)，以便使第二行的第二晶体管截止。
此外，将电位V2提供给第一列的位线BL(I)，并且将O V电位提供给第二列的位线BL (2)。因此，将电位V2和O V电位分别提供给存储器单元(1，I)的浮栅部分FG和存储器单元(1，2)的浮栅部分FG。在这里，电位V2高于第一晶体管的阈值电压。然后，第一行的信号线S(I)的电位设置为O V，以便使第一行的第二晶体管截止。这样，完成写入。优选的是，电位V2基本上等于电位Vl或者低于或等于电位VI。注意，第一行的字线WL(I)和第二行的字线WL(2)在写操作期间处于O V电位。在写入结束时，在第一列的位线BL(I)的电位改变之前，第一行的信号线S(I)的电位设置为O V。在写入之后，存储器单元的阈值电压在已经写入数据“O”的情况下为VwO以及在已经写入数据“I”的情况下为Vwl。在这里，存储器单元的阈值电压表示连接到字线WL的端子的电压，其改变第一晶体管的源电极与漏电极之间的电阻。注意，在这里，满足关系式 Vw0>0>Vwlo接下来将描述读操作。在这里，图15所示的读取电路电连接到位线BL。首先，将O V电位施加到第一行的字线WL(I)，并且将电位VL施加到第二行的字线WL(2) ο电位VL低于阈值电压Vwl。当字线WL(I)处于O V电位时，在第一行中，其中存储了数据“O”的存储器单元的第一晶体管截止，而其中存储了数据“I”的存储器单元的第一晶体管导通。当字线WL(2)处于电位VL时，在第二行中，存储了数据“O”或者数据“I”的存储器单元的第一晶体管截止。因此，位线BL⑴与源线SL之间的存储器单元(1，I)的第一晶体管导通，由此具有低电阻，而位线BL(2)与源线SL(I)之间的存储器单元(1，2)的第一晶体管截止，由此具有高电阻。连接到位线BL(I)和位线BL(2)的读取电路能够基于位线之间的电阻的差来读取数据。注意，在读操作期间，将O V电位提供给信号线S (I)，并且将电位VL提供给信号线S (2)，以便使所有第二晶体管截止。第一行的浮栅部分FG的电位为O V或V2;因此，能够通过将信号线S(I)的电位设置为O V，使所有第二晶体管截止。另一方面，在将电位VL施加到字线WL(2)时，第二行的浮栅部分FG的电位低于就在数据写入之后的电位。因此，为了防止第二晶体管导通，使信号线S(2)具有与字线WL(2)同样低的电位(S卩，信号线S(2)的电位设置为电位VL)。换言之，其中没有读取数据的行中的信号线S和字线WL的电位设置成相同的低电位(电位VL)。因此，所有第二晶体管能够截止。接下来将描述在图15所示的电路用作读取电路的情况下的输出电位。在图15所示的读取电路中，位线BL连接到拍频倒相器以及经过二极管连接到通过读允许信号(RE信号)所控制的开关元件提供了电位Vl的布线的晶体管。此外，将固定电位(例如O V)提供给源线SL。由于位线BL(I)与源线SL之间的电阻较低，所以将低电位提供给拍频倒相器，并且输出D(I)为信号“高”。由于位线BL(2)与源线SL之间的电阻较高，所以将高电位提供给拍频倒相器，并且输出D(2)为信号“低”。工作电位的示例为Vl=2 V、V2=1.5 V、VH=2 V 以及 VL=_2 V。接下来将描述与上述写操作不同的写操作。待写入数据与上述写操作中相同。图16是写操作和读操作的时序图的示例。在基于图14的写操作(即，写到第一行)中，写入时的字线WL(2)的电位设置为OV电位；因此，例如，在已经写到存储器单元(2，I)或存储器单元(2，2)的数据为数据“I”的情况下，稳态电流在位线BL(I)与位线BL(2)之间流动。那是因为，在写到第一行时，第二行的存储器单元中的第一晶体管导通，由此位线BL(I)和位线BL(2)通过源线以低电阻连接。在图16所示的写操作中，这种稳态电流不太可能产生。将电位Vl提供给第一行的信号线S(I)，以便使第一行的第二晶体管导通。此外，将O V电位提供给第二行的信号线S (2)，以便使第二行的第二晶体管截止。此外，将电位V2提供给第一列的位线BL(I)，并且将O V电位提供给第二列的位线BL (2)。因此，将电位V2和O V电位分别提供给存储器单元(1，I)的浮栅部分FG和存储器单元(1，2)的浮栅部分FG。在这里，电位V2高于第一晶体管的阈值电压。然后，第一行的信号线S(I)的电位设置为O V，以便使第一行的第二晶体管截止。这样，完成写入。
注意，在写操作期间，第一行的字线WL(I)处于O V电位，而第二行的字线WL(2)处于电位VL。当第二行的字线WL(2)处于电位VL时，在第二行中，存储了数据“O”或者数据“I”的存储器单元的第一晶体管截止。此外，电位V2在写操作期间提供给源线SL。在所有所写入数据为数据“O”的情况下，O V电位可提供给源线。在写入结束时，在第一列的位线BL(I)的电位改变之前，第一行的信号线S(I)的电位设置为O V。在写入之后，存储器单元的阈值电压在已经写入数据“O”的情况下为VwO以及在已经写入数据“I”的情况下为Vwl。在这里，满足关系式Vw0>0>Vwl。在写操作中，没有对其写入数据的行(在本例中为第二行)的存储器单元中的第一晶体管截止。从这一点，只有对其写入了数据的行具有位线与源线之间的稳态电流的问题。在数据“O”写到对其写入了数据的行的存储器单元的情况下，存储器单元中的第一晶体管截止；因此，稳态电流的问题没有出现。相比之下，在数据“I”写到对其写入了数据的行的存储器单元的情况下，存储器单元中的第一晶体管导通；因此，如果源线SL与位线BL (在本例中为位线BL(I))之间存在电位差，则出现稳态电流。使源线SL的电位等于位线BL(I)的电位V2，由此能够防止位线与源线之间的稳态电流。如上所述，写入时的稳态电流的产生能够通过写操作来防止。换言之，写操作时消耗的功率能够在写操作中充分控制降低。注意，读操作按照与上述读操作相似的方式来执行。其截止态电流极低的包括氧化物半导体的半导体器件用作图12所示的半导体器件，由此已存储数据能够保持极长时间。换言之，功率消耗能够充分降低，因为刷新操作变得不需要或者刷新操作的频率能够极低。此外，已存储数据甚至在没有提供电力时也能够保持长时间。此外，在图12所示的半导体器件中，对于写入数据不需要高电压，并且不存在元件退化的问题。因此，图12所示的半导体器件对于写入次数没有限制，这在常规非易失性存储器中是一个问题；因此，其可靠性得到极大提高。此外，通过导通和截止晶体管来写入数据，由此能够易于实现高速操作。另外，不需要用于擦除数据的操作。包括不是氧化物半导体的材料的晶体管能够以比包括氧化物半导体的晶体管要高的速度进行操作；因此，当它与包括氧化物半导体的晶体管相结合时，半导体器件能够以充分高的速度来执行操作(例如数据读操作)。此外，通过包括不是氧化物半导体的材料的晶体管，能够有利地实现对其要求高速操作的各种电路(例如逻辑电路、驱动器电路等)。半导体器件包括其中包含不是氧化物半导体的材料的晶体管以及其中包含氧化物半导体的晶体管，由此半导体器件能够具有新特征。此外，在图12所示的半导体器件中，每存储器单元的布线数量能够减少。相应地，存储器单元的面积能够减小，并且半导体器件的每单位面积的存储容量能够增加。这个实施例中所述的结构、方法等能够与任意其它实施例中所述的结构、方法等适当结合。(实施例6)
在这个实施例中，将参照图17A至图17F来描述上述实施例的任一个中所述的半导体器件应用于电子装置的情况。在这个实施例中，描述以上半导体器件应用于诸如计算机、移·动电话机(又称作移动电话或移动电话装置)、便携信息终端(包括便携游戏控制台、音频播放器等)、数码相机、数字摄像机、电子纸、电视机(又称作电视或电视接收器)之类的电子装置的情况。图17A是笔记本个人计算机，其中包括壳体701、壳体702、显示部分703、键盘704等。以上实施例的任一个中所述的半导体器件设置在壳体701和壳体702的至少一个中。因此，笔记本个人计算机能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。图17B是便携信息终端(个人数字助理(PDA))。主体711提供有显示部分713、外部接口 715、操作按钮714等。此外，还提供用于操作便携信息终端等的触控笔712。上述实施例的任一个中的半导体器件设置在主体711中。因此，便携信息终端能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。图17C是包括电子纸的电子书阅读器720。电子书阅读器具有两个壳体壳体721和壳体723。壳体721和壳体723分别提供有显示部分725和显示部分727。壳体721和壳体723通过铰链737连接，并且能够沿铰链737开启和闭合。此外，壳体721提供有电源开关731、操作按键733、扬声器735等。壳体721和壳体723中的至少一个提供有以上实施例的任一个中所述的半导体器件。因此，电子书阅读器能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。图17D是包括两个壳体的移动电话壳体740和壳体741。此外，处于如图17D所示来展现的状态中的壳体740和741能够通过滑动来移位，使得一个重叠于另一个之上；因此，移动电话的尺寸能够减小，这使移动电话适合携带。壳体741提供有显示面板742、扬声器743、话筒744、操作按键745、指针装置746、照相装置镜头747、外部连接端子748等。壳体740提供有对移动电话充电的太阳能电池749、外部存储器插槽750等。此外，天线结合在壳体741中。壳体740和壳体741中的至少一个提供有以上实施例的任一个中所述的半导体器件。因此，移动电话能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。图17E是一种数码相机，其中包括主体761、显示部分767、目镜763、操作开关764、显不部分765、电池766等。上述实施例的任一个中的半导体器件设置在主体761中。因此，数码相机能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。
图17F是一种电视机770，其中包括壳体771、显示部分773、支架775等。电视装置770可通过壳体771的操作开关或者独立遥控780来操作。上述实施例的任一个中所述的半导体器件安装在壳体771和遥控780中。因此，电视机能够以高速度来执行数据的写入和读取，并且以充分降低的功率消耗将数据存储长时间。因此，按照以上实施例的任一个的半导体器件安装在这个实施例所述的电子装置中。相应地，能够实现具有低功耗的电子装置。[示例I]
在这个示例中，将描述通过测量包括纯化氧化物半导体的晶体管的截止态电流所得到的结果。首先，考虑包括纯化氧化物半导体的晶体管的截止态电流极低的事实来制备沟道宽度W为I m的充分大的晶体管，并且测量晶体管的截止态电流。图18示出通过测量沟道 宽度W为I m的晶体管的截止态电流所得到的结果。图18中，水平轴表示栅电压VG，以及垂直轴表示漏电流ID。在漏电压VD为+1 V或+10 V并且栅电压VG处于-5 V至-20 V的范围之内的情况下，晶体管的截止态电流被认为低于或等于作为检测极限的IX 1(Γ12 Α。此外发现，晶体管的截止态电流(在这里为每微米(Pm)沟道宽度的电流)低于或等于I aA/μ m (I X 10 18 A/ μ m)。接下来将描述通过更准确测量包括高度纯化氧化物半导体的晶体管的截止态电流所得到的结果。如上所述，包括纯化氧化物半导体的晶体管的截止态电流被认为低于或等于作为测量设备的检测极限的IX 10_12 A。在这里，将描述通过借助于特性评估的元件来测量更准确的截止态电流值(在上述测量中小于或等于测量设备的检测极限的值)所得到的结果。首先，将参照图19来描述在用于在测量电流的方法中使用的特性评估的元件。在图19的特性评估的元件中，三个测量系统800并联连接。测量系统800包括电容器802、晶体管804、晶体管805、晶体管806和晶体管808。包括纯化氧化物半导体的晶体管用作晶体管804、805和806的每个。在测量系统800中，晶体管804的源极端子和漏极端子其中之一、电容器802的端子其中之一以及晶体管805的源极端子和漏极端子其中之一连接到电源(用于提供电位V2)。晶体管804的源极端子和漏极端子中的另一个、晶体管808的源极端子和漏极端子其中之一、电容器802的端子中的另一个以及晶体管805的栅极端子相互连接。晶体管808的源极端子和漏极端子中的另一个、晶体管806的源极端子和漏极端子其中之一以及晶体管806的栅极端子连接到电源(用于提供电位VI)。晶体管805的源极端子和漏极端子中的另一个以及晶体管806的源极端子和漏极端子中的另一个相互连接，并且结节用作Vout的输出端子。将用于控制是使晶体管804导通还是截止的电位Vext_b2提供给晶体管804的栅极端子。将用于控制是使晶体管808导通还是截止的电位Vext_bl提供给晶体管808的栅极端子。电位Vout从输出端子输出。接下来将描述借助于特性评估的元件来测量电流的方法。首先，将简要描述其中施加电位差以测量截止态电流的初始化期间。在初始化期间中，将用于使晶体管808导通的电位Vext_bl输入到晶体管808的栅极端子，由此将电位Vl施加到作为连接到晶体管804的源极端子和漏极端子中的另一个的结点(即，连接到晶体管808的源极端子和漏极端子其中之一、电容器802的另一个端子以及晶体管805的栅极端子的结点)的结点A。在这里，电位Vl例如是高电位。晶体管804保持为截止。此后，将用于使晶体管808截止的电位Vext_bl输入到晶体管808的栅极端子，由此晶体管808截止。在晶体管808截止之后，电位Vl设置成低电位。晶体管804仍然截止。电位V2设置成与电位Vl相同的电位。这样，初始化期间完成。当初始化期间完成时，在结点A与晶体管804的源电极和漏电极其中之一之间产生电位差。另外，在结点A与晶体管808的源电极和漏电极中的另一个之间产生电位差。相应地，少量电荷流经晶体管804和晶体管808。换言之，截止态电流流动。接下来简要描述截止态电流的测量期间。在测量期间中，晶体管804的源极端子和漏极端子其中之一的电位(即，电位V2)以及晶体管808的源极端子和漏极端子中的另一个的电位(即，电位VI)固定到低电位。另一方面，结点A的电位在测量期间中不是固定的(结点A处于浮态)。相应地，电荷流经晶体管804,并且结点A中保持的电荷量随时间 而变化。此外，随着结点A中保持的电荷量发生变化，结点A的电位也发生变化。另外，输出端子的输出电位Vout也发生变化。图20示出产生电位差的初始化期间中与下一个测量期间中的电位之间的关系的细节(时序图)。在初始化期间中，首先，电位Vext_b2设置成使晶体管804导通的电位(高电位)。因此，结点A的电位变为V2，即低电位(VSS)。此后，电位Vext_b2设置成使晶体管804截止的电位(低电位)，由此晶体管804截止。然后，电位Vext_bl设置成使晶体管808导通的电位(高电位)。因此，结点A的电位变为VI，即高电位(VDD)。此后，电位Vext_bl设置成使晶体管808截止的电位。因此，使结点A进入浮态，并且初始化期间完成。在下一个测量期间中，电位Vl和电位V2设置成电荷向结点A或者从结点A流动的电位。在这里，电位Vl和电位V2是低电位(VSS)。注意，在测量输出电位Vout的定时，需要操作输出电路；因此，Vl在一些情况下暂时成高电位(VDD)。Vl为高电位(VDD)的期间设置为较短，使得不影响测量。当如上所述产生电位差并且开始测量期间时，结点A中保持的电荷量随时间而发生变化，并且结点A的电位相应地发生变化。这意味着，晶体管805的栅极端子的电位发生变化,并且输出端子的输出电位Vout也随时间而变化。下面将描述基于所得输出电位Vout来计算截止态电流的方法。在计算截止态电流之前得到结点A的电位Va与输出电位Vout之间的关系，由此结点A的电位Va能够基于输出电位Vout来得到。从上述关系，结节A的电位Va能够通过下式表示为输出电位Vout的函数。[公式I]
Va = F(Vout)
结点A的电荷Qa通过下式、采用结点A的电位VA、连接到结点A的电容Ca和常数(const)来表示。在这里，连接到结点A的电容Ca是电容器802的电容和其它电容之和。[公式2]Qa = C4Va + const
由于结点A的电流Ia是流到结点A的电荷(或者从结点A流动的电荷)的时间导数，所以结点A的电流Ia由下式来表示[公式3]
AQ4 AF(Votif)
Ia = ~~ =-
AiAi
这样，结点A的电流Ia能够从连接到结点A的电容Ca和输出端子的输出电位Vout来得到。通过上述方法，能够计算在处于截止状态的晶体管的源极与漏极之间流动的泄漏电流(截止态电流)。在这个示例中，使用纯化氧化物半导体来制造沟道长度L为10 μ m以及沟道宽度W为50 μ 的晶体管804、晶体管805、晶体管806和晶体管808。在并联排列的测量系统800中，电容器802的电容为100 fF、l pF和3 pF。注意，在按照这个示例的测量中，VDD为5 V，以及VSS为O V。在测量期间中，在电位Vl基本上设置成VSS并且每隔10至300秒仅对100毫秒改变成VDD的同时测量Vout。此外，计算流经元件的电流I中使用的At大约为30000秒。图21示出在输出电位Vout与电流测量中的经过时间“时间”之间的关系。在图21中看到，电位随时间而变化。图22示出在上述电流测量中计算的、室温(25°C )下的截止态电流。注意，图22示出源-漏电压V与截止态电流I之间的关系。按照图22，当源-漏电压为4 V时，截止态电流大约为40 ζΑ/μπι。另外，当源-漏电压为3. I V时，截止态电流低于或等于10 ζΑ/μ mo注意,1 ζΑ相当于1(T21 Ao此外，图23示出在上述电流测量中计算的、在温度为85°C时的截止态电流。图23示出源-漏电压V与温度为85°C时的截止态电流I之间的关系。按照图23，当源-漏电压为3. I V时，截止态电流小于或等于100 ζΑ/μπι。如上所述，按照这个示例，证实截止态电流在包括纯化氧化物半导体的晶体管中能够充分低。[示例2]
检查按照所公开的本发明的一个实施例、半导体器件能够改写数据的次数。在这个示例中，将参照图24来描述检查结果。用于检查的半导体器件是具有图IlA所示的电路配置的半导体器件。在这里，在对应于晶体管162的晶体管中使用氧化物半导体，并且电容为O. 33 pF的电容器用作对应于电容器164的电容器。通过比较初始存储窗口宽度以及重复进行预定次数的数据存储和写入之后的存储窗口宽度，来执行检查。通过将O V或5 V施加到对应于图IlA中的第三线路的布线，并且将O V或5 V施加到对应于第四线路的布线，来存储和写入数据。当与第四线路对应的布线的电位为O V时，与晶体管162对应的晶体管(写入晶体管)截止；因此保持施加到浮栅部分FG的电位。当与第四线路对应的布线的电位为5 V时，与晶体管162对应的晶体管导通；因此将与第三线路对应的布线的电位提供给浮栅部分FG。存储窗口宽度是存储器装置特性的指示符之一。在这里，存储窗口宽度指的是示出对应于第五线路的布线的电位Vcg与对应于晶体管160的晶体管(读取晶体管)的漏电流Id之间的关系的不同存储器状态之间的曲线中的偏移量AVcg。不同存储器状态指的是其中将O V施加到浮栅部分FG的状态(以下称作低状态)以及其中将5 V施加到浮栅部分FG的状态(以下称作高状态)。换言之，存储窗口宽度能够通过扫描低状态和高状态中的电位Vcg来得到。在这里，在低状态在_2 V至5 V的范围中扫描电位Vcg，以及在高状态在-7 V至O V的范围中扫描电位Vcg。在两种情况下，源电极与漏电极之间的电位差Vds为I V。图24示出初始存储窗口宽度和执行I X IO9次写入之后的存储窗口宽度的检查结果。注意，图24中，水平轴表示Vcg (V)，以及垂直轴示出Id (A)。实线表示第一写入中的特性曲线，以及虚线表示执行I X IO9次写入之后的特性曲线。在实线和虚线中，左曲线是高状 态中的特性曲线，而右曲线是低状态中的特性曲线。按照图24，存储窗口宽度在写入I X IO9次数据之后没有改变，这意味着，至少在该期间，半导体器件的特性没有改变。如上所述，按照所公开的本发明的一个实施例的半导体器件的特性在数据的存储和写入重复多达IX IO9次之后没有改变，并且该半导体器件对于重复写入具有高抗性。换言之，可以说，按照所公开的本发明的一个实施例，能够实现具有极高可靠性的半导体器件。本申请基于2010年2月5日向日本专利局提交的序号为2010-024579的日本专利申请，通过引用将其完整内容结合于此。
权利要求
1.一种半导体器件，包括 多个存储器单元，各包括第一晶体管和第二晶体管， 所述第一晶体管包括 第一沟道形成区； 第一栅绝缘层，设置在所述第一沟道形成区之上； 第一栅电极，设置在所述第一栅绝缘层之上，与所述第一沟道形成区重叠；以及 第一源电极和第一漏电极，电连接到所述第一沟道形成区， 所述第二晶体管包括 第二沟道形成区；第二源电极和第二漏电极，电连接到所述第二沟道形成区； 第二栅电极，与所述第二沟道形成区重叠；以及 第二栅绝缘层，设置在所述第二沟道形成区与所述第二栅电极之间， 其中所述第一晶体管和所述第二晶体管设置成使得至少部分所述第一晶体管和部分所述第二晶体管相互重叠，以及 其中将所述存储器单元的一个连接到另一个存储器单元的布线通过所述第二源电极和所述第二漏电极中的一个电连接到所述第一源电极和所述第一漏电极中的一个。
2.如权利要求I所述的半导体器件，其中，所述第一沟道形成区和所述第二沟道形成区包括不同的半导体材料。
3.如权利要求I所述的半导体器件，其中，所述第一源电极和所述第一漏电极中的一个以及所述第二源电极和所述第二漏电极中的一个相互接触的区域，与所述第二源电极和所述第二漏电极中的一个接触将所述存储器单元的一个连接到另一个存储器单元的所述布线的区域重叠。
4.如权利要求I所述的半导体器件，其中，所述第二源电极和所述第二漏电极中的一个与所述第一源电极和所述第一漏电极中的一个是相同的。
5.如权利要求I所述的半导体器件，其中，所述第一晶体管包括杂质区，所述杂质区设置成使得夹合所述第一沟道形成区。
6.如权利要求I所述的半导体器件，其中，所述第二晶体管的所述第二沟道形成区包括氧化物半导体。
7.一种半导体器件，包括 m(m为2或更大的整数)条信号线； m条字线； η (η为2或更大的整数)条位线； k(k为小于η的自然数)条源线； 以矩阵排列的(mXn)个存储器单元； 第一驱动器电路，电连接到所述位线； 第二驱动器电路，电连接到所述源线； 第三驱动器电路，电连接到所述信号线；以及 第四驱动器电路，电连接到所述字线； 其中所述存储器单元的一个包括第一晶体管，包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区； 第二晶体管，包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及 电容器， 其中所述第二源电极和所述第二漏电极中的一个、所述电容器的电极的一个以及所述第一栅电极相互电连接， 其中所述源线的一个和所述第一源电极相互电连接， 其中所述位线的一个、所述第二源电极和所述第二漏电极中的另一个以及所述第一漏电极相互电连接， 其中所述字线的一个和所述电容器的电极的另一个相互电连接， 其中所述信号线的一个和所述第二栅电极相互电连接，以及 其中所述源线的一个电连接到j(j为大于或等于(m+1)但小于或等于(mXn)的整数)个存储器单元中包含的所述第一源电极。
8.如权利要求7所述的半导体器件，其中，所述第一沟道形成区和所述第二沟道形成区包括不同的半导体材料。
9.如权利要求7所述的半导体器件，其中，所述第一源电极和所述第一漏电极中的一个以及所述第二源电极和所述第二漏电极中的一个相互接触的区域，与所述第二源电极和所述第二漏电极中的一个接触将所述存储器单元的一个连接到另一个存储器单元的所述布线的区域重叠。
10.如权利要求7所述的半导体器件，其中，所述第二源电极和所述第二漏电极中的一个与所述第一源电极和所述第一漏电极中的一个是相同的。
11.如权利要求7所述的半导体器件，其中，所述第一晶体管包括杂质区，所述杂质区设置成使得夹合所述第一沟道形成区。
12.如权利要求7所述的半导体器件，其中，所述第二晶体管的所述第二沟道形成区包括氧化物半导体。
13.一种半导体器件，包括 m(m为2或更大的整数)条信号线； m条字线； η (η为2或更大的整数)条位线； k(k为小于η的自然数)条源线； 以矩阵排列的(mXn)个存储器单元； 第一驱动器电路，电连接到所述位线； 第二驱动器电路，电连接到所述源线； 第三驱动器电路，电连接到所述信号线；以及 第四驱动器电路，电连接到所述字线； 其中所述存储器单元的一个包括 第一晶体管，包括第一栅电极、第一源电极、第一漏电极和第一沟道形成区； 第二晶体管，包括第二栅电极、第二源电极、第二漏电极和第二沟道形成区；以及 电容器， 其中所述第二源电极和所述第二漏电极中的一个、所述电容器的电极的一个以及所述第一栅电极相互电连接， 其中所述源线的一个和所述第一源电极相互电连接， 其中所述位线的一个、所述第二源电极和所述第二漏电极中的另一个以及所述第一漏电极相互电连接， 其中所述字线的一个和所述电容器的电极的另一个相互电连接， 其中所述信号线的一个和所述第二栅电极相互电连接，以及 其中所述源线的一个电连接到(mXn/k)个存储器单元中包含的所述第一源电极。
14.如权利要求13所述的半导体器件，其中，所述第一沟道形成区和所述第二沟道形成区包括不同的半导体材料。
15.如权利要求13所述的半导体器件，其中，所述第一源电极和所述第一漏电极中的一个以及所述第二源电极和所述第二漏电极中的一个相互接触的区域，与所述第二源电极和所述第二漏电极中的一个接触将所述存储器单元的一个连接到另一个存储器单元的所述布线的区域重叠。
16.如权利要求13所述的半导体器件，其中，所述第二源电极和所述第二漏电极中的一个与所述第一源电极和所述第一漏电极中的一个是相同的。
17.如权利要求13所述的半导体器件，其中，所述第一晶体管包括杂质区，所述杂质区设置成使得夹合所述第一沟道形成区。
18.如权利要求13所述的半导体器件，其中，所述第二晶体管的所述第二沟道形成区包括氧化物半导体。
全文摘要
其中甚至在没有提供电力时也能够保持已存储数据并且对写入次数没有限制的具有新结构的半导体器件。在半导体器件中，各包括第一晶体管、第二晶体管和电容器的多个存储器单元以矩阵设置，以及用于将一个存储器单元连接到另一个存储器单元的布线(又称作位线)与第一晶体管的源或漏电极通过第二晶体管的源或漏电极相互电连接。相应地，布线的数量能够比第一晶体管的源或漏电极和第二晶体管的源或漏电极连接到不同布线的情况下要小。因此，半导体器件的集成度能够提高。
文档编号H01L21/8247GK102725842SQ201180008328
公开日2012年10月10日 申请日期2011年1月12日 优先权日2010年2月5日
发明者井上广树, 加藤清, 松崎隆德, 长塚修平 申请人:株式会社半导体能源研究所