专利名称：芯片封装体及其制造方法
技术领域：
本发明涉及一种芯片封装技术，特别涉及芯片封装体及其制造方法。
背景技术：
目前业界针对芯片的封装已发展出种晶片级封装技术，半导体晶片通常与玻璃基板接合在起，并在半导体晶片与玻璃基板之间设置间隔层。在晶片级封装体完成之后，在各 芯片之间进行切片步骤，以形成分离的芯片封装体。半导体基底、间隔层与玻璃基板之间的热膨胀系数的失配导致芯片封装体的可靠性问题或甚至芯片封装体的分层，因为度间隔层无法与半导体基底/玻璃基板紧密结合。结果，水气及空气进入芯片封装体，不利地影响芯片封装体的电性能。因此，期望提供一种芯片封装体，其可以克服上述问题，以增加芯片封装体的可靠性。
发明内容
本发明的实施例提供一种芯片封装体，包括半导体基底，具有装置区；封装层，设置于该半导体基底上；间隔层，设置于该半导体基底与该封装层之间，且围绕该装置区；以及辅助图案，包括形成于该间隔层的中空图案、位于该间隔层与该装置区之间的实体图案、或前述的组合。本发明的实施例还提供一种芯片封装体的制造方法，包括提供封装层；形成间隔材料涂层于该封装层上；图案化该间隔材料涂层，以形成间隔层及辅助图案；提供半导体晶片，包括多个装置区以及任两个相邻的该装置区之间的切割道；将该封装层接合至该半导体晶片，其中该间隔层围绕该半导体晶片的该装置区，且该辅助图案包括设置于该间隔层中的中空图案、该切割道上的中空图案、该间隔层与该装置区之间的实体图案、或前述的组合；以及，沿着该切割道分割该半导体晶片，形成多个芯片封装体。在下面的多个实施例中并配合附图，给出了详细说明。
通过阅读之后的详细描述以及实施例并搭配参考附图可完全了解本发明，其中图f 7显示本发明的各种实施例的芯片封装体；图8 12为一系列剖面图，用以说明本发明实施例的制作芯片封装体的步骤；图13 14显示本发明的另一实施例的芯片封装体；以及图15至图18绘示本发明多个实施例的具有不同实体图案的芯片封装体的示意图。
具体实施例方式以下配合附图详细说明本发明。在附图或说明书描述中，相似或相同的部分使用相同的参考标号。且在附图中，实施例的形状或是厚度可被夸大，以简化或是方便标示。再者，附图中各元件将被描述。值得注意的是，图中未绘示或描述的元件，为本领域技术人员所知的任何常规元件。另外，所披露的实施例仅为特定的示例，用以实施本发明，其并非用以限定本发明的范围。本发明的实施例中，制作图像感测元件封装体被用作示例。也就是说，可以了解的是，在本发明的芯片封装体的实施例中，其可应用于各种具有主动元件或被动装置的电子元件或数字电路或模拟电路，例如光电装置(opto electronic devices)、微机电系统(Micro Electro Mechanical System;MEMS)、微流体系统(micro fluidic systems)、以及探测热、光线或压强物理传感器。特别可将晶片级封装(WSP)工艺应用于图像传感器装置、发光二极管(LEDs)、太阳能电池、射频电路、加速计、陀螺仪、微制动器、表面声波装置、压力 传感器或喷墨打印头。其中上述晶片级封装工艺主要指在晶片阶段完成封装步骤后，再切割具有多个芯片的晶片以获得独立的封装体，然而，在特定实施例中，可以将已分离的独立芯片重新分布在承载晶片上，再进行封装工艺，其亦可称之为晶片级封装工艺。另外，上述晶片级封装工艺亦可适用于通过堆迭具有集成电路的多片晶片，以形成多层集成电路装置的芯片封装体。本发明的实施例中，使用辅助图案来降低间隔层与半导体基底/玻璃基板间的应力，和/或增加对空腔(cavity)的支撑力。以下将配合图f 14对本发明的优选实施例作详细说明。请参阅图1，其显示本发明实施例的芯片封装体的剖面示意图。半导体基底100例如由切割包括多个芯片的半导体晶片而形成，半导体基底100可分为装置区100A和围绕装置区100A的周边接合垫区100B。装置区100A中具有半导体装置，例如图像传感器装置或是微机电结构。在本实施例中，装置区100A上形成有微透镜阵列117，以将光引导到图像感测装置上。在该情形，装置区100A亦可视为图像感测区。在半导体基底100的周边接合垫区100B上设置有多个导电垫104以及密封环106,导电垫104例如为接合垫(bonding pad),可通过金属线(未绘出)连接至芯片内部，密封环106位于芯片的最外边缘，可以防止半导体晶片于切片工艺中产生的裂缝延伸至芯片内，密封环106并与芯片内部产生电性绝缘。半导体基底100的背面102具有通孔118，暴露出导电垫104。绝缘层120设置于半导体基底的背面101上，且延伸至通孔118的侧壁。导线层122设置于绝缘层120上，且延伸至通孔118的底部，与导电垫104电性连接。钝化层124覆盖导线层122与绝缘层120，钝化层124具有开口 126，暴露出部分的导线层122。导电凸块128设置于钝化层124的开口 126中，与导线层122电性连接。半导体基底100的正面101与封装层114接合，且两者之间设置有间隔层110。间隔层Iio围绕装置区100A以在半导体基底100与封装层114之间定义空腔(cavity) 116。封装层114可以是透明基底，例如玻璃、石英、蛋白石(opal)、塑料或其它任何可供光线通过的透明基板。也可以选择性地形成滤光片(filter)及/或抗反射层(anti-reflectivelayer)于封装层114上。在非感光装置芯片的实施例中，封装层114则可以是半导体材料
层，例如硅覆盖层。在此实施例中，间隔层110先形成于封装层114上，然后再通过粘接层112与半导体基底100接合，使得粘接层112介于间隔层110与半导体基底100之间。在另一实施例中，亦可将间隔层110先形成于半导体基底100上，然后再通过粘接层与封装层114接合，使得粘接层介于间隔层110与封装层114之间。在又一实施例中，亦可完全不使用粘接层，而直接将间隔层110接合到半导体晶片100与封装层114。本发明中，在封装层114与半导体基底100之间设计附加的辅助图案来改善芯片封装体的可靠性。在一个实施例中，辅助图案为形成于间隔层110中的中空图案111A，其俯视图如图2所示。中空图案IllA可帮助释放间隔层与基底/封装层之间的应力，改善芯 片封装体的可靠性。此外，在接合工艺中须对封装体施加压缩力，若施加的压缩力不足，间隔层与基底/封装层的界面可能会有孔洞(void)产生，造成封装体可靠性不佳。而中空图案可减少了间隔层的表面积，因此在固定的压缩力下可增加对于间隔层的压强，使得间隔层材料可以跟基底/封装层紧密结合，以提高芯片封装工艺的良率，并提升封装体可靠性。应注意的是，虽然图2中所绘示的中空图案IllA为圆形开口，但本发明并非以此为限，本发明中，所使用的中空图案可亦为其他形状，例如半圆形、椭圆形、三角形、正方形、矩形、多边形、或前述数种形状的组合。此外，上述的中空图案亦可以不对称方式分布于间隔层中。在使用粘接层的实施例，可具有至少部份的粘接层112填入中空图案IllA中。图3飞还显示本发明其他各种实施例的芯片封装体的俯视图。本发明的辅助图案亦可是设置于间隔层100与装置区100A之间的实体图案。在本发明中所称的“间隔层”指围绕装置区的最外围的单体连续结构，而“实体图案”指间隔层与装置区之间的实心(solid)或非实心图案(non-solid)。在图3中，实体图案IllB由多个分离的柱形成。在图4中，实体图案IllC为围绕装置区100A的连续图案。在图5中，辅助图案包括柱形成的实体图案IllB与围绕装置区100A的连续图案IllC两者。在图6中，辅助图案IllD为具有中空结构1111的连续图案。上述实体图案与间隔层可由相同材料形成。通过上述各种实体图案可为封装层提供附加的支撑力，进而实现大尺寸(>7X7mm)芯片的晶片级封装。此外，在半导体晶片薄化时，实体图案亦可提供附加的支撑力，由此可减少半导体基板的厚度。再者，装置区旁的实体图案亦可作为遮光层，降低装置区中图像感测装置的噪声。应注意的是，虽然图3中所绘示的实体图案IllB为圆形的柱，但本发明并非以此为限。本发明所使用的实体图案可亦为其他形状，例如半圆形、椭圆形、三角形、正方形、矩形、多边形、或前述数种形状的组合。此外，装置区可能并非位于空腔的正中央(如图3所示)，而上述的实体图案亦可以相对于装置区以不对称方式分布。例如，在图3中，实体图案IllB在较宽的区域(装置区100A右侧)具有较大的图案密度，而在较窄的区域(装置区100A左侧)具有较小的图案密度。图7显示本发明芯片封装体的另一实施例，该芯片封装体的辅助图案包括形成于间隔层110的中空图案IllA与间隔层110与装置区100A之间的实体图案IllB两者。根据本发明的又一实施例，辅助图案亦可设置于切割道中。在该情形，辅助图案经过切割后并未显示于分离后的芯片封装体中，因此该实施例将在以下的制造方法中进行说明。请参见图8，依照本发明实施例的制造方法，首先提供封装层114，并在封装层114上形成间隔材料涂层108。封装层114例如为玻璃基板或是另一空白硅晶片。间隔材料涂层108可为感光绝缘材料，例如环氧树脂、阻焊材料等，可由各种涂布方式形成。请参见图9，将间隔材料涂层108图案化以形成间隔层110及辅助图案。此图案化步骤可包括曝光及显影工艺。虽然此处的辅助图案是以图2的中空图案IllA为例进行说明，但本领域技术人员当可理解其他类型的辅助图案亦可以同样的方式形成。之后，如图10所示，将上述具有辅助图案与间隔层的封装层114与半导体晶片100接合，并通过间隔层110分隔封装层114与半导体晶片100，同时形成由间隔层110所围绕的间隙116(cavity)。如前文所述，在此实施例中，间隔层110先形成于封装层114上，然后 再通过粘接层112与半导体基底100接合。在其他实施例中，亦可将间隔层110先形成于半导体基底100上，然后再通过粘接层与封装层114接合，或完全不使用粘接层。上述粘接层可利用丝网印刷(screen printing)的方式涂布于间隔层110上,粘接层的图案基本上与间隔层110的图案相同。半导体晶片100包括多个芯片，一般为硅晶片，其具有正面101及背面102。半导体晶片100定义为装置区100A以及围绕装置区100A的周边接合垫区100B。装置区100A具有半导体装置，例如图像传感器装置或是微机电结构。在本实施例中，装置区100A上形成有微透镜阵列117，以将光引导到图像感测装置上，此时装置区100A亦可视为图像感测区。半导体晶片100还具有多个导电垫104及密封环106，位于周边接合垫区100B上。导电垫104与密封环106由金属层和通路孔形成，电路孔形成于金属层间介电层(IMD) 102中。密封环106围绕所述多个导电垫104，和装置区100A，任两相邻密封环106之间定义切割道SL0接着，请参阅图11，在半导体晶片100的背面102形成通孔118，暴露出导电垫104。在形成通孔之前亦可先用抛光、蚀刻等方式将晶片背面薄化。通孔118可用光刻、蚀刻或激光钻孔方式形成。然后在半导体晶片100的背面及通孔118的侧壁上形成绝缘层120。绝缘层120可以为非感光的绝缘材料，例如氧化硅、氮化硅或氮氧化硅。可利用热氧化法、化学气相沉积法或物理气相沉积法，顺应性地形成绝缘材料于半导体晶片的背面及通孔118的侧壁及底部上，接着，以光刻及蚀刻方式除去通孔118底部的绝缘材料，形成如图11中所示的绝缘层120。接着，在绝缘层120上形成导线层122，且导线层122延伸至通孔118的底部，以与导电垫104电性连接。可通过例如是溅镀、蒸镀或电镀的方式，沉积例如是铜、铝或镍的导电材料层于绝缘层120上以及通孔118中，然后再通过光刻及蚀刻方式图案化导电材料层，以形成上述导线层122。如图12所示，在绝缘层120以及导线层122上涂布例如是阻焊膜(solder mask)的钝化层124，覆盖导线层122，接着，图案化钝化层124，形成开口 126，以暴露部分的导线层122。然后，在钝化层124的开口 126中涂布焊料，并在该焊料上进行回流工艺，以形成导电凸块128，导电凸块128可以是焊球或焊膏。
然后，以切刀(未绘出)沿着切割道SL将半导体晶片100分割，即可形成多个如图I所示的芯片封装体。图13显示根据本发明的实施例的设置于切割道上的辅助图案。依照本发明，在图9的图案化工艺中，亦可将中空图案IllE形成在对应于切割道SL的位置，所得的封装层与半导体晶片100接合后，即可得到如图中所示的结构。图14显示该实施例的俯视图，其中中空图案IllE具有多个圆形开口，但亦可为其他形状例如矩形开口。位于切割道SL的中空图案IllE可降低接合工艺中实现气密封装所需的力，并可提供空间容纳多余的间隔材料(如果需要的话)，并在切割工艺中完全去除。此外，在本发明的实施例的实体图案还可有多种变化。图15至图18显示本发明多个实施例的具有不同实体图案的芯片封装体的示意图。在图15中，实体图案IllF包括条状图案，该条状图案横跨由间隔层110所围绕出的区域100C。装置区100A位于实体图案IllF的一侧。在图16中，实体图案IllG包括两个横跨区域100C的条状图案B，且两个条状图案B可彼此平行或是不平行。在本实施例中，装置区100A位于两个条状图案B之间。 在其他实施例中，装置区可位于两个条状图案B的同侧。在图17中，实体图案IllH包括三个条状图案BI、B2、B3，其中条状图案BI横跨区域100C，条状图案B2、B3的一端连接条状图案BI，且条状图案B2、B3的另一端连接间隔层110。条状图案B2、B3位于条状图案BI的相对两侧。在图18中，实体图案IllI包括多个柱P，柱P沿着一条线(例如图18所绘示的虚线)排列，该条线横跨由间隔层110所围绕出的区域100C。由以上说明可知，本发明的实施例通过使用辅助图案至少可实现以下优点I.中空图案可帮助释放间隔层与基底/封装层之间的应力，改善芯片封装体的可靠性。2.实体图案可提供附加的支撑力，进而实现大尺寸芯片的晶片级封装并降低晶片厚度。3.装置区与间隔层之间的实体图案可作为遮光层，降低图像感测装置的噪声。虽然本发明通过示例和优选实施例被描述，然本发明并不限于所披露的实施例。相反，旨在覆盖(对于本领域的技术人员明显的)各种修改或相似的布置。因此，所附权利要求的范围应根据最广泛的解释一包括所有这样的修改和相似布置。
权利要求
1.一种芯片封装体，包括 半导体基底，具有元件区； 封装层，设置于该半导体基底之上； 间隔层，设置于该半导体基底与该封装层之间，且围绕该元件区；以及辅助图案，包含设置于该间隔层的中空图案、或设置于该间隔层与该元件区之间的实体图案、或前述的组合。
2.如权利要求I所述的芯片封装体，其中该中空图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。
3.如权利要求I所述的芯片封装体，其中该实体图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。
4.如权利要求I所述的芯片封装体，其中该实体图案包含多个分离的柱状结构、围绕该元件区的连续图案、或是具有中空结构的连续图案。
5.如权利要求I所述的芯片封装体，其中该实体图案在该元件区周围具有不对称的图案密度。
6.如权利要求I所述的芯片封装体，还包括粘着层，设置于该间隔层与该半导体基底之间，或设置于该间隔层与该封装层之间，且该粘着层至少一部分填入该中空图案。
7.如权利要求I所述的芯片封装体，其中该间隔层的材料包括感光绝缘材料。
8.如权利要求I所述的芯片封装体，其中该间隔层与该辅助图案为相同材料。
9.如权利要求I所述的芯片封装体，其中该半导体基底还包括 周边接垫区，围绕该元件区；以及 多个导电垫，设置于该周边接垫区上。
10.如权利要求9所述的芯片封装体，还包括 导通孔，设置于该半导体基底的一表面上，暴露出该导电垫； 绝缘层，设置于该半导体基底的该表面上，且延伸至该导通孔之侧壁上； 导线层，设置于该绝缘层上，且延伸至该导通孔的底部，与该导电垫电性连接； 保护层，覆盖该导线层与该绝缘层，具有露出该导线层的开口 ；以及 导电凸块，设置于该保护层的该开口中，与该导线层电性连接。
11.如权利要求I所述的芯片封装体，其中该实体图案包括至少一条状图案，该条状图案横跨由该间隔层所围绕出的区域。
12.如权利要求I所述的芯片封装体，其中该实体图案包括多个柱状结构，该些柱状结构沿着一条横跨由该间隔层所围绕出的区域的线而排列。
13.—种芯片封装体的制造方法，包括 提供一封装层； 形成间隔材料涂膜于该封装层上； 图案化该间隔材料涂膜，以形成间隔层及辅助图案； 提供一半导体晶片，该半导体晶片包含多个元件区，任两个相邻的该元件区之间包括切割道； 将该封装层接合至该半导体晶片，其中该间隔层围绕该半导体晶片的该元件区，且该辅助图案包含设置于该间隔层的中空图案、该切割道的中空图案、该间隔层与该元件区之间的实体图案、或前述的组合；以及 沿着该切割道分割该半导体晶片，形成多个芯片封装体。
14.如权利要求13所述的芯片封装体的制造方法，其中该中空图案包含圆形、三角形、正方形、椭圆形、长条形、多边形、或前述的组合，该实体图案包含圆形、三角形、正方形、椭圆形、长条形、多边形、或前述的组合，或者是该实体图案包含多个分离的柱状结构。
15.如权利要求13所述的芯片封装体的制造方法，其中该实体图案包含围绕该元件区的连续图案。
16.如权利要求13所述的芯片封装体的制造方法，其中该实体图案包含具有中空结构的连续图案。
17.如权利要求13所述的芯片封装体的制造方法，其中该实体图案在该元件区周围具有不对称的图案密度。
18.如权利要求13所述的芯片封装体的制造方法，还包括 形成粘着层于该间隔层与该半导体基底之间，或形成于该间隔层与该封装层之间，且该粘着层至少部分填入该中空图案。
19.如权利要求13所述的芯片封装体的制造方法，其中该间隔层的材料包括感光绝缘材料。
20.如权利要求13所述的芯片封装体的制造方法，其中该间隔层与该辅助图案为相同材料。
21.如权利要求13所述的芯片封装体的制造方法，其中该半导体基底还包括 周边接垫区，围绕该元件区；以及 多个导电垫，设置于该周边接垫区上。
22.如权利要求13所述的芯片封装体的制造方法，还包括 导通孔，设置于该半导体基底的一表面上，暴露出该导电垫； 绝缘层，设置于该半导体基底的该表面上，且延伸至该导通孔之侧壁上； 导线层，设置于该绝缘层上，且延伸至该导通孔的底部与该导电垫电性连接； 保护层，覆盖该导线层与该绝缘层，具有露出该导线层的开口 ；以及 导电凸块，设置于该保护层的该开口中与该导线层电性连接。
23.如权利要求13所述的芯片封装体的制造方法，其中该实体图案包括至少一条状图案，该条状图案横跨由该间隔层所围绕出的区域。
24.如权利要求13所述的芯片封装体的制造方法，其中该实体图案包括多个柱状结构，该些柱状结构沿着一条横跨由该间隔层所围绕出的区域的线而排列。
全文摘要
本发明的实施例提供一种芯片封装体，其包括半导体基底，具有装置区；封装层，设置于半导体基底上；间隔层，设置于半导体基底与封装层之间，且围绕装置区；以及辅助图案，具有形成于间隔层的中空图案、位于间隔层与装置区之间的实体图案、或前述的组合。
文档编号H01L31/0232GK102782862SQ201180009571
公开日2012年11月14日 申请日期2011年2月25日 优先权日2010年2月26日
发明者刘沧宇, 黄玉龙 申请人:精材科技股份有限公司