专利名称：不对称异质结构fet及制造方法
技术领域：
本发明涉及半导体结构和制造方法，更具体而言，涉及不对称异质结构FET和制造方法。
背景技术：
对于金属氧化物半导体场效应晶体管(MOSFET)的性能改善已经有重要的调查研究。但是，一个主要的挑战是MOSFET的缩放(scaling)以提升驱动电流而没有短沟道性能和关断状态泄漏电流的劣化。为了改善性能，薄限制半导体沟道区域(例如SiGe)已吸引了注意，这是由于其在减小的带隙层中的空穴限制(hole confinement),该空穴限制转而导致PM0SFET短沟道效应的改善。但是，SiGe层中的较小带隙也会限制pFET的夹断区的载流子，当在饱和状态下工作时，这会导致降低的驱动电流。更具体而言，当SiGe沟道层厚度随着晶体管栅极长度的减小而减小时，为了既提高运行速度也增加每芯片的组件数量，由于对FET的漏极附近的夹断中的载流子的增加的限制，饱和驱动电流的劣化也增加，由此限制了在栅极长度缩放的情况下的性能改善。因此，在不牺牲驱动电流的情况下抑制短沟道是在亚IOOnm (sub-100nm)器件中的主要挑战。
发明内容
在本发明的第一方面，一种结构包括半导体衬底以及在所述半导体衬底上外延生长的半导体层。所述外延生长的半导体层包含合金，并具有在沟道区域中限制反型载流子(inversion carrier)的带结构和厚度以及位于掺杂边缘处的更厚部分,所述更厚部分更深地延伸到所述半导体结构中，以避免在所述掺杂边缘处限制所述反型载流子。在本发明的另一方面，一种结构包括沟道，所述沟道形成在硅衬底之上且在栅极结构下方，使源极区域与漏极区域分离。所述结构还包括异质硅层，所述异质硅层形成在所述沟道中且延伸到所述源极区域和所述漏极区域中。所述异质硅层具有在所述沟道中的第一厚度和在所述漏极区域的边缘处并延伸到所述漏极区域中的第二厚度。所述第二厚度大于所述第一厚度。在本发明的又一方面,一种方法包括在半导体衬底上以及在栅极结构下方、一侧上蚀刻出的沟槽内生长外延生长的半导体层。所述外延生长的半导体层包含合金，具有在所述栅极结构下方的沟道区域中限制反型载流子的带结构，并在掺杂区域的边缘处生长到所述半导体衬底中的更深部分，以避免在所述掺杂边缘处限制所述反型载流子。在本发明的另一方面，提供了一种用于设计、制造或测试集成电路的在机器可读存储介质中有形地体现的设计结构。所述设计结构包括本发明的结构。在另外的实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括这样的要素:当在计算机辅助设计系统中被处理时，所述要素生成FET的机器可执行表示，该表示包括本发明的结构。在另外的实施例中，提供了计算机辅助设计系统中用于生成FET的功能设计模型的方法。该方法包括生成FET的结构要素的功能表示。
通过本发明的示例性实施例的非限制性实例，参考给出的多个附图，在下面的详细说明中描述本发明。图1是根据本发明的方面的起始结构；图2-6示出了根据本发明的方面的处理步骤以及使用所述处理步骤形成的相应结构；以及图7是示出了在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施例方式本发明涉及半导体结构和制造方法，更具体而言，涉及不对称异质结构场效应晶体管(FET)和制造方法。在实施例中，所述FET包括限制半导体材料的薄沟道，其中所述半导体材料的一部分在漏极边缘处延伸到深处以避免漏极处的限制，同时保持在沟道其余部分中的限制。更具体而言，由于沟道反型层(inversion layer)限制,薄异质结构沟道材料导致优异的短沟道效应抑制，该薄异质结构沟道材料例如为(用于PFET的)硅上SiGe。但是，相同的限制特性还导致了降低的饱和漏极电流。为了解决降低的饱和漏极电流的问题，本发明包括具有限制半导体的薄沟道的FET结构，其中所述半导体的一部分在漏极边缘处延伸到深处以避免漏极处的限制，同时保持在沟道其余部分中的限制。在实施例中，FET是异质结FET。该异质结FET包括包含第一半导体材料的半导体层以及包含第二半导体材料的沟道。沟道被设置在半导体层之上且在栅极结构之下。源极被至少部分地包含在第二半导体层中。漏极也被至少地部分包含在第二半导体层中；但第二半导体层在器件的漏极侧比在源极侧更厚。即，第二半导体层的在漏极附近和漏极内的厚度比其在沟道其余部分(例 如在源极和漏极之间)中的厚度更厚。漏极边缘处的该较深部分避免了在漏极处的限制，而保持在沟道其余部分中的限制。替代地，可以将该较深的部分设置在源极及其边缘中。图1示出了根据本发明的方面的起始结构。结构5包括晶片10，例如体硅或绝缘体上硅(SOI)。在晶片10上生长外延的异质结构半导体层15。在实施例中，异质结构半导体层15可以是例如异质硅材料，其限制FET的沟道区域中的反型载流子。例如，在pFET结构中，异质硅材料可以是例如SiGe合金，更确切地，SihGex，其中，Ge的摩尔分数x的范围可以为约0.05到0.4。在nFET结构中，异质硅材料可以是例如SiC合金，更确切地，Si1^xCx合金，其中，C的摩尔分数X的范围可以为约0.001到0.03。异质结构半导体层15可以具有约2nm到约IOnm的厚度。图2示出了根据本发明的方面的附加处理步骤。更具体而言，图2示出了在异质结构半导体层15上形成的栅极电介质层20。在实施例中，栅极电介质层20是高k电介质叠层，其被沉积在异质结构半导体层15上。在实施例中，沉积工艺可以是例如化学气相沉积(CVD)、等离子体增强CVD (PECVD)、原子层沉积(ALD)或其他已知的沉积工艺。在实施例中，栅极电介质层20可以是例如氧氮化硅和铪基材料(例如硅酸铪或氧化铪)的叠层。在实
施例中，栅极电介质材料层20的厚度可以为约20A到约ΙΙΟΛ。在更具体的实施例中，氧氮化硅可以为约51到约1θΑ_,且铪基材料可以为约20A到100Λ。仍然参考图2，可以在栅极电介质层20上形成栅电极25。在实施例中，可以使用诸如CVD、PECVD、ALD等的常规沉积工艺将栅电极25沉积在栅极电介质层20上。在实施例中，栅电极25可以是例如TiN或TaN的第一层以及掺杂的多晶(poly)或者Al、Ti或Ta或其他栅电极金属的合金的第二层的叠层。在实施例中，TiN或TaN的第一层的厚度可以为
约24 A到100 Ae掺杂的多晶等的第二层可以具有约100 A到500 A的厚度。在图3中，可以使用常规的光刻和蚀刻工艺对栅电极25和栅极电介质层20进行构图。例如，可以将抗蚀剂形成在栅电极25之上并对其进行曝光以形成图形(开口)。然后可使用蚀刻工艺去除栅电极25和栅极电介质层20的部分。蚀刻工艺可以是例如反应离子蚀刻(RIE)。蚀刻工艺可以去除抗蚀剂，或者替代地或附加地，可以通过常规的剥离化学工艺(例如HCL)来去除抗蚀剂。仍然参考图3，在构图后的结构的侧面上形成间隔物30，以形成栅极结构35。间隔物30可以是例如通过常规的沉积和各向异性蚀刻工艺形成的氮化物或氧化物。图4示出了根据本发明的方面的附加处理步骤和相应结构。特别地，图4示出了在栅极结构35的沟道区域35a中形成底切(undercut) 45并在漏极区域中形成凹槽45a (—般称为沟槽)。为了形成底切45和凹槽45a，抗蚀剂40被形成在结构之上并在常规光刻工艺中被构图。然后执行蚀刻工艺来形成底切45和凹槽45a。在实施例中，可以使用各向同性和各向异性蚀刻工艺的组合，将蚀刻工艺调整为形成具有特定深度“D”和长度“L”的凹槽和底切。在确定决定底切45的深度“D”时，将例如短沟道效应考虑进去很重要。例如，如果底切太窄，沟道仍然会遭受空穴限制。在实施例
中，深度“D”为约50Λ到约500Λ，在特定的实施例中为约100Λ。长度“L”约是沟道35a
的20%，在特定的实施例中为约10Λ到30Λ。该长度具体地被设计为使得其不会负面地影
响短沟道效应；即，底切的长度被具体地设计以确保反型载流子的限制被保持在沟道35a中。本领域普通技术人员还应理解，可以在两个或更多个蚀刻工艺中执行该蚀刻工艺。在第一蚀刻工艺中，结构经历对异质结构半导体层15的各向异性蚀刻工艺。该相同的蚀刻工艺也可被用于例如将晶片10蚀刻到特定的深度以形成凹槽45a。在实施例中，然后执行对晶片10有选择性的各向同性蚀刻，以形成凹槽45a的任何其余部分和底切45。在实施例中，尽管不是关键的，优选地在各向同性蚀刻工艺期间尽可能多地保留异质结构半导体层15。但是，如果异质结构半导体层15被部分或全部去除，它可以在后续的处理步骤中再生长。本领域技术人员应理解，各向异性蚀刻被用于半导体芯片处理，其中，光刻被用于在硅晶片上印刷抗蚀剂线或形状。为了适当地将垂直线或形状复制到下伏的(underlying)硅以及保持在水平面中的晶片上的金属层，仅在垂直方向上提供蚀刻的方向。不允许蚀刻剂在水平面中扩散。另一方面，各向同性蚀刻是使用蚀刻物质通过化学处理从衬底去除材料的非定向蚀刻。蚀刻剂可以是腐蚀液体或化学活性的电离气体(已知为等离子体)。
在图5中，用在晶片10上外延生长的异质结构半导体层50来填充凹槽和底切。在实施例中，异质结构半导体层50可以是例如异质硅材料。例如，在pFET结构中，异质硅材料可以是例如SiGe合金。在nFET结构中，异质娃材料可以是例如SiC合金。异质结构半导体层50与异质结构半导体层15是平面的或基本上是平面的。在图6中，从图5的结构去除抗蚀剂，并使用常规的掺杂和/或注入工艺来形成源极55和漏极60。源极区域、漏极区域和沟道区域可被掺杂为具有同一掺杂类型，例如掺杂的P型。在实施例中，漏极60在较厚的异质结构半导体层50中形成；而源极在较薄的异质结构半导体层15中形成并延伸到晶片10中。但是，在实施例中，本发明还可以考虑源极可在较厚的异质结构半导体层50中形成(同样可以代表图6的结构)。在任一实施例中，掺杂区域(例如漏极60或源极5)的深度将延伸到晶片10中，超过异质结构半导体层50。同样，异质结构半导体层50可以具有位于沟道35a下方以及掺杂区域的边缘处的未掺杂部分50a。通过该方式，不对称FET结构被形成为具有部分地包含在异质结构半导体层50中的漏极60 (或源极55)。异质结构半导体层50在漏极60 (或源极)附近的厚度比在沟道35a的其余部分下方的厚度更厚。在本发明之前，半导体材料薄层中的反型载流子的限制在本领域中还是未被认识到的问题。仅仅在进行FET性能的其他事务的工作之后，注意到高驱动电压下的电流损失，才意外发现了半导体材料薄层中的限制问题。一旦认识到该问题，本发明的异质结构半导体层被发现而提供了很多与常规FET相比意想不到的优点和性能改进，如本文中所讨论的。图7是在半导体设计、制造和/或测试中使用的设计过程的流程图。图7示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1到图6中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括:用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC (ASIC)的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化至IJ可编程阵列(例如，由Altera inc.或Xilinx inc.提供的可编程门阵列(pga)或现场可编程门阵列(FPGA))中的设计流程900。图7示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1到图6中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1到图6中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构920)的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于本文中所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。设计过程910采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1到图6中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1到图6中示出的器件的编译后的可执行HDL仿真模型。设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、0ASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1到图6中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990:继续到流片(tape-out),被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限定本发明。本文中所用的单数形式的“一”和“该”，旨在也包括复数形式，除非上下文中明确地另行指出。还要知道，“包含”一词在本说明书中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件，以及/或者它们的组合。如果适用，在权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变化对于本领域的普通技术人员而言是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。因此，虽然关于实施例描述了本发明，但是本领域技术人员将认识到本发明可在所附权利要求的精神和范围内以修改的方式实施。
权利要求
1.一种结构，包括: 半导体衬底；以及 在所述半导体衬底上外延生长的半导体层，所述外延生长的半导体层包含合金，具有在沟道区域中限制反型载流子的带结构和厚度以及位于掺杂区域的边缘处的更厚部分，所述更厚部分更深地延伸到所述半导体结构中，以避免在所述掺杂区域的边缘处限制所述反型载流子。
2.如权利要求1所述的结构，其中，所述外延生长的半导体层包含SiGe合金。
3.如权利要求1所述的结构，其中，所述外延生长的半导体层包含SiC合金。
4.如权利要求1所述的结构，其中，限制所述反型载流子的所述外延生长的半导体层的厚度在约2nm到约IOnm之间。
5.如权利要求1所述的结构，其中，所述外延生长的半导体层的所述更厚部分被形成在所述沟道区域的一部分下方的底切中、漏极边缘处且在所述漏极中形成的凹槽中。
6.如权利要求5所述的结构，其中，在所述底切中形成的所述外延生长的半导体层为沟道长度的约20%。
7.如权利要求6所述的结构，其中，在所述底切中形成的所述外延生长的半导体层具有约 ο A到30 A的长度。
8.如权利要求6所述的结构，其中，所述外延生长的半导体层的所述更厚部分具有约50A到约500 A的厚度。
9.如权利要求8所述的结构，其中，所述外延生长的半导体层的所述更厚部分具有约100 A的厚度。
10.如权利要求1所述的结构，还包括栅极结构，所述栅极结构位于所述外延生长的半导体层上、所述沟道区域之上且在源极与漏极之间。
11.如权利要求1所述的结构，其中，所述外延生长的半导体层被形成在位于所述沟道区域的一部分下方的底切中，所述掺杂区域的边缘是源极的边缘并位于在所述源极中形成的凹槽中。
12.—种结构,包括: 沟道，其形成在硅衬底之上且在栅极结构下方，使源极区域与漏极区域分离；以及 异质硅层，其形成在所述沟道中且延伸到所述源极区域和所述漏极区域中，所述异质硅层具有在所述沟道中的第一厚度和在所述漏极区域的边缘处并延伸到所述漏极区域中的第二厚度，所述第二厚度大于所述第一厚度。
13.如权利要求12所述的结构，其中，所述第一厚度被设置在所述源极区域中并延伸到所述沟道区域中。
14.如权利要求12所述的结构，其中，所述异质硅层是SiGe。
15.如权利要求12所述的结构，其中，所述源极区域和所述漏极区域被掺杂为具有相同的掺杂剂类型。
16.如权利要求15所述的结构，其中，所述源极区域和所述漏极区域为掺杂的P-型。
17.如权利要求15所述的结构，其中，所述异质硅层是外延生长的半导体层，其包含合金并具有在所述沟道中限制反型载流子的带结构和厚度，并且所述第二厚度在所述漏极的掺杂边缘处更深地延伸到所述硅衬底中，以避免在所述掺杂边缘处限制所述反型载流子。
18.如权利要求17所述的结构，其中，所述外延生长的半导体层的所述第二厚度为约100 丨 A0
19.一种方法,包括: 在半导体衬底上且在栅极结构下方、一侧上蚀刻出的沟槽内生长外延生长的半导体层，所述外延生长的半导体层包含合金，具有在所述栅极结构下方的沟道区域中限制反型载流子的带结构，并在掺杂区域的边缘处生长到所述半导体衬底中的更深部分，以避免在所述掺杂边缘处限制所述反型载流子。
20.如权利要求19所述的方法，其中，所述生长外延的半导体层包括: 在所述半导体衬底上生长第一外延生长的半导体层； 在所述沟槽中生长第二外延半导体层；以及 在所述栅极结构的所述一侧上的所述第二外延生长的半导体层中设置所述掺杂区域，以便所述掺杂区域的边缘具有所述第二外延半导体层的更深部分，所述第二外延半导体层的所述更深部分比邻近所述更深部分的所述栅极结构的所述沟道区域内的所述第一外延生长的半导体层更深。
21.如权利要求19所述的方法，其中，所述第二外延半导体层的所述更深部分避免对反型载流子的限制，并且是与所述第一外延半导体层相同的材料。
22.如权利要求19所述的方法 ，其中，所述第二外延半导体层被生长至约50I到约500 A的厚度。
23.如权利要求19所述的方法，其中，所述蚀刻是定制的各向异性和各向同性蚀刻。
24.如权利要求19所述的方法，其中，所述掺杂区域是漏极区域。
25.一种用于设计、制造或测试集成电路的在机器可读介质中有形地体现的设计结构，所述设计结构包括: 半导体衬底；以及 在所述半导体衬底上外延生长的半导体层，所述外延生长的半导体层包含合金，并具有在沟道区域中限制反型载流子的带结构和厚度以及位于掺杂边缘处的更厚部分，所述更厚部分更深地延伸到所述半导体结构中，以避免在所述掺杂边缘处限制所述反型载流子。
全文摘要
本发明提供了一种不对称异质结构FET及制造方法。该结构包括半导体衬底(10)和在半导体衬底(10)上外延生长的半导体层(15)。外延生长的半导体层(15)包含合金，具有在沟道区域中限制反型载流子的带结构和厚度以及位于掺杂边缘处的更厚部分，所述更厚部分更深地延伸到半导体结构中，以避免在掺杂边缘处限制反型载流子。
文档编号H01L29/49GK103189985SQ201180052747
公开日2013年7月3日 申请日期2011年10月26日 优先权日2010年11月4日
发明者B·A·安德森, J·B·约翰逊, E·J·诺瓦克, R·R·鲁宾逊 申请人:国际商业机器公司