具有用于嵌入式动态随机存取存储器（edram）的集成双壁电容器的半导体结构及其形成方法
【专利摘要】本发明描述了具有用于eDRAM的集成双壁电容器的半导体结构及其形成方法。例如，嵌入式双壁电容器包括设置在第一电介质层中的沟槽，其中所述第一电介质层设置在衬底之上。所述沟槽具有底部和侧壁。U形金属板设置在所述沟槽的底部，与其侧壁间隔开。第二电介质层设置在所述沟槽的侧壁和所述U形金属板上且与它们共形。顶部金属板层设置在所述第二电介质层上且与其共形。
【专利说明】具有用于嵌入式动态随机存取存储器(EDRAM)的集成双壁电容器的半导体结构及其形成方法
【技术领域】
[0001]本发明的实施例属于动态随机存取存储器的领域，特别是具有用于eDRAM的集成双壁电容器的半导体结构和形成该半导体结构的方法。
【背景技术】
[0002]过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的推动力。缩放到越来越小的特征能够增加半导体芯片有限的基板面上的功能单元的密度。例如，缩小晶体管尺寸能够在芯片上引入更多数量的存储器件，从而能制造具有更大容量的产品。然而，为了更大容量的驱动不是没有问题。优化每个器件的性能的必要性变得日益重要。
[0003]在例如DRAM (动态随机存取存储器)的半导体器件中，每个单元由一个晶体管和一个电容器构成。在DRAM中，单元需要周期性地读取和刷新。鉴于每单位比特的低价格、高集成度、以及能够同时执行读和写操作的优势，DRAM在商业应用中获得广泛应用。易于检测存储器的“I”和“O”状态的能力在很大程度上取决于DRAM单元中的电容器的尺寸。较大的电容器允许进行较容易的信号检测。而且，因为DRAM是易失性的，所以它们需要不断进行刷新。并且，随着电容增加而减小刷新的频率。此外，因外部因素导致存储于电容器中的电荷的损失会在DRAM器件中导致被称为“软错误”的现象，从而导致DRAM的故障。为了防止软错误的发生，提出了增强电容器的电容的方法。然而，由于半导体器件集成度的不断提闻，在制定实际的制造工艺时面临挑战。
[0004]此外，金属线通常集成到与电容器层分离的层中。在示例中，铜金属层形成于电容器组之上，而且不与电容器处于相同的层中。在图1表示的示例中，金属线的过孔穿过电容器电介质层而形成，从而使上方的金属线层与下方的器件层相连。具体而言，图1是根据现有技术的形成于电介质层中的电容器的截面图，该电介质层不同于用于容纳金属布线的电介质层。
[0005]参考图1，第一层间绝缘层103形成在具有单元阵列区102的半导体衬底101上。对第一层间绝缘层103进行构图以形成暴露出单元阵列区102上的半导体衬底101的接触孔，并且用导电材料填充接触孔以形成下电极接触插塞105A。在所得到的结构上依次形成蚀刻停止层107和第二层间绝缘层109。
[0006]在单元阵列区102中依次蚀刻第二层间绝缘层109和蚀刻停止层107以形成下电极接触插塞105A和存储节点孔111，该存储节点孔111暴露下电极接触插塞周围的第一层间绝缘层103。在所得到的结构上共形地沉积用于下电极的材料层之后，进行平坦化工艺以形成覆盖存储节点孔111的底部和内部侧壁的下电极113。在半导体衬底101上对电介质层115和上电极层117进行依次沉积并进行构图。穿过电容器电介质层(例如，电介质层109，甚至层间电介质层120)形成金属布线122的过孔124，以便将上金属线122层连接到具有单元阵列区102的半导体衬底101。【专利附图】
【附图说明】
[0007]图1是根据现有技术的、在不同于用于容纳金属布线的电介质层的电介质层中形成的电容器的截面图。
[0008]图2A例示了在容纳金属布线的电介质层中形成的单壁电容器的截面图。
[0009]图2B例示了根据本发明的实施例的、在容纳金属布线的电介质层中形成的双壁电容器的截面图。
[0010]图3A-3U例示了根据本发明的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。
[0011]图3B’和3N’例示了根据本发明的另ー个实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。
[0012]图4例示了根据本发明实施例的、在容纳了第三层级(third-level)和第四层级金属布线的两个电介质层中形成的双壁电容器的截面图。
[0013]图5是根据本发明的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的流程图。
【具体实施方式】
[0014]本发明描述了具有用于eDRAM的集成双壁电容器的半导体结构及其形成方法。在下面的描述中介绍了很多具体细节，例如具体的金属布线层计数和材料体系，用以提供对本发明实施例的全面理解。对于本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其他情况下，没有对公知的特征(例如集成电路设计布局)进行详细描述，以便不必要地使本发明的实施例难以理解。此外，应当理解，附图中所示的各种实施例是示例性表示而未必是按比例描绘的。
[0015]使电容器结构结合金属布线层的传统方法仅仅在电容器层之后和之上引入金属布线，例如铜线。在这样的布置中，金属布线层不与用来容纳电容器结构的电介质层共用电介质层。此外，在传统架构中，具有用来増大下电极高度的方法，作为用于増大下电极的表面积以增大电容的方法。在一个这样的方法中，增大了下电极所处的电介质层的厚度。然而，如果该厚度増大，也会增加工艺负担，因为当形成金属接触孔时，需要大量的蚀刻。此夕卜，由于金属布线并未容纳在电介质层中，这种方法造成金属布线层和相应的器件层之间甚至更大的距离。
[0016]另外，进行缩放同时保持恒定的电容可能要求电容器占用许多层级的互连。从蚀刻和填充两个角度来看，构建这样的电容器可能引起显著的エ艺问题，因为随着电容器孔的尺寸的减小，这些孔的高宽比増大。
[0017]在对在逻辑半导体エ艺中形成的电容器调整大小的情况下，也可能存在电容的限制。例如，如果仅在后端电介质层的几个层中形成单壁嵌入式电容器，则单壁嵌入式电容器的电容可能受限。通过垂直地增大单壁嵌入式电容器的尺寸可以增大电容，但是在这样做的情况下处理方面的现实可能引起问题。另ー方面，在水平方向上増加嵌入式电容器的壁的数目可以提供总体増大的电容。根据本发明的实施例，在集成到逻辑制造エ艺中时提供双壁电容器。[0018]根据本发明的实施例，双壁电容器结构(例如用于嵌入式动态随机存取存储器(DRAM)产品)结合有金属布线层以共用容纳金属布线层的一个或多个电介质层。例如，在一个实施例中，电容器结构的高度基本上是两个金属布线电介质层的高度，并且电容器结构邻近两个金属布线层而形成。在另一个实施例中，电容器结构的高度实质上是仅一个金属布线电介质层的高度，并且电容器结构邻近该一个金属布线层而形成。然而，电容器高度可能需要是两个或更多电介质层的高度以提供足够的电容。电容器结构可以在形成金属布线层之后形成在金属布线电介质层中。这样的方法允许将DRAM电容器嵌入到逻辑(CPU)工艺中。相对地，设置包括单壁电容器结构的传统方法从DRAM工艺开始并随后添加逻辑能力以制造嵌入式DRAM。
[0019]本文中所描述的嵌入式DRAM可以被包含在第一芯片上并用第二芯片上的微处理器封装。或者，本文中所描述的嵌入式DRAM可以与微处理器被包含在同一芯片上以提供单片制造工艺。
[0020]本文中公开了具有用于eDRAM的集成双壁电容器的半导体结构。在一个实施例中，嵌入式双壁电容器包括设置在第一电介质层中的沟槽，第一电介质层设置在衬底之上。沟槽具有底部和侧壁。U形金属板设置在沟槽的底部，并与侧壁间隔开。第二电介质层设置在沟槽的侧壁和U形金属板上且与它们共形。顶部金属板层设置在第二电介质层上且与其共形。
[0021]本文中还公开了制造具有用于eDRAM的集成双壁电容器的半导体结构的方法。在一个实施例中，方法包括在形成于衬底之上的第一电介质层中蚀刻沟槽。沟槽具有底部和侧壁。U形金属板形成在沟槽的底部，并与侧壁间隔开。第二电介质层沉积在沟槽的侧壁和U形金属板上且与它们共形。顶部金属板层沉积在第二电介质层上且与其共形。
[0022]在本发明的方面中，嵌入式双壁电容器与金属布线被包含在一个或多个相同的电介质层中。用于比较，图形2A例示了在容纳金属布线的电介质层中形成的单壁电容器的截面图。作为示例，图2B例示了根据本发明的实施例的、在容纳金属布线的电介质层中形成的双壁电容器的截面图。
[0023]参考图2A和2B，半导体结构200A或200B分别包括多个设置在衬底202之中或之上的半导体器件。一个或多个电介质层204设置在位于衬底202之中或之上的多个半导体器件之上。金属布线206,例如铜金属布线,设置在每个电介质层204中。金属布线206电耦合至衬底202之中或之上的一个或多个半导体器件。单壁电容器208A或双壁电容器208B分别设置在至少一个电介质层204中。单壁电容器208A或双壁电容器208B邻近至少一个电介质层204的金属布线206，并电耦合至衬底202之中或之上的一个或多个半导体器件。
[0024]应当理解，金属布线206是指例如用作互连线的金属线。金属布线206将不同于过孔，例如过孔207，过孔也可以容纳在电介质层204中，并用于耦合不同电介质层204中的金属布线206或者用于将金属布线与一些其它电接触部(例如接触部210)耦合。接触部210可代表另一种过孔、另一种金属布线、或在过孔207和半导体器件之间形成的实际接触结构。单壁电容器208A或双壁电容器208B可以通过某些电接触部(例如接触部212)电耦合至衬底202之中或之上的一个或多个半导体器件。在一个实施例中，接触部212由铜构成。接触部212可表示另一种过孔、另一种金属布线、或者在单壁电容器208A或双壁电容器208B的底部和半导体器件之间形成的实际接触结构。在实施例中，金属布线206的至少一部分电耦合至被包括在逻辑电路中的一个或多个半导体器件，并且单壁电容器208A或双壁电容器208B是嵌入式动态随机存取存储器(eDRAM)电容器。可以通过过孔从单壁或双壁电容器之上的互连或金属布线层来连接单壁或双壁电容器的顶部电极。在一个实施例中，这样的连接提供了 eDRAM的公共连接或接地连接。
[0025]參考图2A和2B两者，在一个实施例中，单壁电容器208A或双壁电容器208B设置在电介质层204中的两个中。在该实施例中，单壁电容器208A或双壁电容器208B邻近两个电介质层204中的每个电介质层的金属布线206，还邻近耦合两个电介质层204中的每个电介质层的金属布线206的过孔207。在其它的实施例中，单壁电容器208A或双壁电容器208B仅设置在一个电介质层中或者设置在多于两个的电介质层中，并且邻近全部仅ー个或者多于两个电介质层的金属布线。
[0026]再次參考图2A和2B，半导体结构200A和200B分别进ー步包括一个或多个蚀刻停止层214，例如氮化硅，氧化硅，或氮氧化硅蚀刻停止层。例如，蚀刻停止层可以设置在各电介质层204之间，以及直接设置在最接近衬底202的电介质层的下方，如图2A和2B所示。在实施例中，单壁电容器208A或双壁电容器208B分别设置在沟槽216A或216B中，沟槽216A或216B设置在至少ー个电介质层204中。应当理解，提到的沟槽可能还包括电介质衬层(liner layer)，例如图2B所示的层217。提到的形成在沟槽的侧壁上的层可以包括在这样的电介质衬层上形成层的实施例。
[0027]单壁电容器208A或双壁电容器208B包括U形金属板218。參考图2A，沿着沟槽216A的底部和侧壁设置单壁电容器208A。然而，相对地，參考图2B，沿着沟槽216B的底部设置但从其侧壁插入双壁电容器208B。电容器电介质层220设置在U形金属板218上且与其共形，并且在图2B的情况下，电介质层220与沟槽216B的暴露的侧壁共形。沟槽填充金属板222设置在第二电介质层220上。虽然未在图2A和2B中示出，如以下结合图3A-3U所描述的那样，沟槽填充金属板222可以包括第一共形导电层和第二填充金属层。第二电介质层220使沟槽填充金属板222与U形金属板218绝缘。
[0028]在实施例中，沟槽填充金属板222主要由铜构成，例如形成在共形的氮化钛层上的铜填充物。在实施例中，U形金属板218由氮化钽层、氮化钛层、钛层、钽层或钌层构成。在实施例中，沟槽填充金属板222或U形金属板218的ー个或多个导电层由例如但不限于下面的技术形成:电化学沉积エ艺、无电沉积エ艺、化学气相沉积エ艺、原子层沉积(ALD)エ艺或回流エ艺。应当理解，上面所描述的铜可以用银、铝或者铜、银或铝的合金替代。一般的金属布线层和相应的过孔层在本文中描述为由铜形成，在一些实施例中，也可以替代地由银、铝或者铜、银或铝的合金形成。在实施例中，U形金属板218由底层(floor)金属层(例如，接触部212)电耦合至下方半导体器件，底层金属层可以是接触部或附加的金属布线层。在一个实施例中，附加的导电保护层设置在底层金属层(在图2B中未示出)上，如以下结合图3B和3B’更具体描述的那样。
[0029]在实施例中，双壁电容器的沟槽的侧壁包括垂直的或接近垂直的轮廓，例如，图2B所示的沟槽216B的垂直的或接近垂直的轮廓。然而，在另ー个实施例中，沟槽的侧壁从至少ー个电介质层204的底部到所述至少ー个电介质层204的顶部向外倾斜(taper)(未示出)。[0030]在实施例中，所述至少一个电介质层204是低K电介质层(介电常数小于二氧化硅的介电常数4的层)。在一个实施例中，所述至少一个电介质层204由例如但不限于如下工艺形成:旋涂工艺、化学气相沉积工艺或基于聚合物的化学气相沉积工艺。在一具体实施例中，所述至少一个电介质层204由将硅烷或有机硅烷作为前驱气体的化学气相沉积工艺形成。在实施例中，所述至少一个电介质层204由这样一种材料构成，其不会显著地引起随后形成在所述至少一个电介质层204中或上的一系列金属互连之间的漏电流。在一个实施例中，所述至少一个电介质层204由在2.5到小于4范围内的材料构成。在一特定实施例中，所述至少一个电介质层204由例如但不限于下面的材料构成:具有0-10%孔隙率的碳掺杂氧化物或硅酸盐。然而，在另一个实施例中，所述至少一个电介质层204由二氧化硅构成。
[0031]在实施例中，电容器电介质层220由高K电介质层(介电常数大于二氧化硅的介电常数4的层)构成。在一个实施例中，电容器电介质层220由原子气相沉积工艺或化学气相沉积工艺形成，并且由例如但不限于下面的材料构成:氮氧化硅、氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化钛或氧化镧。然而，在另一个实施例中，电容器电介质层220由二氧化硅构成。
[0032]在实施例中，衬底202由适合于半导体器件制造的材料构成。在一个实施例中，衬底202是体衬底，其由包括但不限于下面材料的单晶构成:硅、锗、硅-锗或II1-V族化合物半导体材料。在另一个实施例中，衬底202包括具有顶部外延层的体层。在具体实施例中，体层由包括但不限于下面材料的单晶构成:硅、锗、硅-锗、πι-v族化合物半导体材料或石英，而顶部外延层由包括但不限于下面材料的单晶层构成:硅、锗、硅-锗或II1-V族化合物半导体材料。在另一个实施例中，衬底202包括在中间绝缘体层上的顶部外延层，所述中间绝缘体层在下体层之上。顶部外延层由可以包括但不限于下面材料的单晶层构成:硅(例如用以形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或II1-V族化合物半导体材料。该绝缘体层由包括但不限于下面的材料构成:二氧化硅、氮化硅或氮氧化硅。下体层由包括但不限于下面材料的单晶构成:硅、锗、硅-锗、II1-V族化合物半导体材料或石英。衬底202可以进一步包括掺杂剂杂质原子。
[0033]根据本发明的实施例，衬底202在其上或其中具有互补金属氧化物半导体(CMOS)晶体管的阵列，所述CMOS晶体管制造在硅衬底中并封装在电介质层中。多个金属互连可以形成在晶体管之上，并在周围的电介质层上，并用来电连接晶体管以形成集成电路。在一个实施例中，该集成电路用于DRAM。
[0034]因此，参考图2B，根据本发明的实施例，用于半导体器件的嵌入式双壁电容器208B包括设置于第一电介质层204中的沟槽216B，其中第一电介质层204设置于衬底202之上。沟槽216B具有底部和侧壁。U形金属板218设置在沟槽216B的底部，并与侧壁间隔开。第二电介质层220设置在沟槽216B的侧壁和U形金属板218上且与它们共形。顶部金属板层222设置在第二电介质层220上且与其共形。
[0035]在一个实施例中，U形金属板218通过设置在第一电介质层204之下的底层金属层212电耦合到设置在衬底202之上的下方晶体管(未示出)，该晶体管被包含在动态随机存取存储器(DRAM)电路中。在这样的具体实施例中，电容器208B进一步包括导电保护层(在图2B中未示出，但以下在图3B和3B’中示出且结合图3B和3B’进行描述)，该导电保护层直接设置在U形金属板218和底层金属层212之间。在具体的这样的实施例中，U形金属板218和顶部金属板层222均包括氮化钛层，底层金属层212由铜构成，并且导电保护层由钴或钽构成。
[0036]在一个实施例中，顶部金属板层222由第一导电层(图2B中未示出，但以下结合图3A-3U进行描述)和导电沟槽填充层(如图2B中的222所示)构成。在这样的具体实施例中，第一导电层由氮化钛、氮化钽、钛、钽或钌构成，并且导电沟槽填充层由铜构成。在实施例中，第一电介质层204是低K电介质层，而第二电介质层220是高K电介质层。
[0037]在本发明的方面中，可以使用半导体处理方案来制造双壁嵌入式电容器结构。例如，图3A-3U例示了根据本发明的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。
[0038]參考图3A，半导体叠置体(例如逻辑叠置体)包括多个交替的电介质层302和蚀刻停止层304。在交替的电介质层302和蚀刻停止层304的叠置体中形成多个金属布线306和相应的过孔308 (例如，铜金属布线和过孔)。还包括底层金属层310，其最终将充当双壁电容器的底层金属层，例如铜底层金属层。
[0039]參考图3B，在多个交替的电介质层302和蚀刻停止层304中、邻近金属布线306和相应的过孔308形成沟槽312。去除蚀刻停止层304的之前覆盖底层金属层310的部分以暴露出底层金属层310。在实施例中，采用专门的反向板掩模来限定将来的eDRAM区域，SP用于蚀刻出双壁电容器的将来的位置。应当理解，虽然在底层金属层310之上描绘出三根金属布线和相应的过孔层，但是大于三个或小于三个这样的层也可以用于其内的双壁电容器的最終形成。
[0040]如图3C所示，然后在沟槽312中沉积或形成逻辑隔离层314。逻辑隔离层314覆盖底层金属层310。參考图3D，在逻辑隔离层314上或上方的沟槽312中形成虚设层间电介质膜316。在实施例中,虚设层间电介质膜316由适合于之后相对于电介质层302、逻辑隔离层314和蚀刻停止层304而选择性地去除的材料构成。在一个这样的实施例中，虚设层间电介质膜316由可以由被灰化的碳旋涂材料构成。如图3E所示，然后对虚设层间电介质膜316进行抛光和蚀刻以提供平坦的表面。
[0041]參考图3F，在平坦的虚设层间电介质膜316之上沉积硬掩模叠置体318和抗蚀剂层320。在一个实施例中，硬掩模叠置体318由厚度大约在20-50纳米范围内的氮化钛的底部层和厚度大约在15-35纳米范围内的氧化硅的顶部层构成。如图3G所示，然后对抗蚀剂层320进行构图，对硬掩模叠置体318的顶部层进行蚀刻以接收已构图的抗蚀剂的图案，并且随后灰化抗蚀剂以提供具有开ロ 324的已部分地构图的硬掩模叠置体322。參考图3H，然后对已部分构图的硬掩模叠置体322的底部层及虚设层间电介质膜316进行蚀刻，以接收已部分构图的硬掩模叠置体322的图案。此外，去除逻辑隔离层314的暴露部分以便形成开ロ来暴露出底层金属层310。
[0042]如图31所示，然后去除硬掩模堆叠318的剩下部分以便再次暴露出虚设层间电介质膜316。參考图3J，导电保护层328沉积在虚设层间电介质膜316上且在其已构图的部分中，以及直接沉积在底层金属层310上。在一个实施例中，导电保护层328由钽构成。在一个实施例中，导电保护层328保护金属层310使其免受之后的处理，例如包括含有氯的物种的原子层沉积(ALD)。然后形成旋涂电介质层(例如，SLAM层)以覆盖导电保护层328 (未示出)。如图3K所示，然后使旋涂电介质层深深地凹进在导电保护层328的顶表面下方(參见图3L中的对象330)。
[0043]参考图3L，去除导电保护层328不再由旋涂电介质层覆盖的部分，例如，用湿法或干法蚀刻工艺。导电保护层328的由旋涂电介质层的剩余部分330所覆盖的部分保持不变。具体地，直接在底层金属层310上和上方的保护层332保持不变。也可以保留导电保护层328的剩余的侧壁部分333。如图3M所示，然后去除旋涂电介质层的剩余部分330。参考图3N，在虚设层间电介质膜316的沟槽中，在保护层332以及导电保护层328的侧壁部分333(如果仍然存在的话)之上形成第一板形成层334。在一个实施例中，第一板形成层334通过原子层沉积(ALD)来形成且由氮化钛构成。
[0044]然而，在替换的实施例中，整个层328被保留且并未如结合图3K-3M所描述的那样被部分地去除。在该实施例中，在整个导电保护层328上沉积第一板形成层334。
[0045]如图30所示，然后在第一板形成层334之上且与其共形地形成第二旋涂电介质层(例如，SLAM层)336。参考图3P，然后使第二旋涂电介质层336凹进(例如，通过平坦化和深蚀刻(etch back),或仅仅通过深蚀刻)，以提供第二旋涂电介质层336的一部分338,其暴露出第一板形成层334的一部分。如图3Q所不,然后去除第一板形成层334的暴露出的部分，例如，通过湿法或干法蚀刻工艺。该蚀刻提供了 U形金属板340并且再次暴露出虚设层间电介质膜316的顶表面。或者，可以通过应用化学-机械抛光工艺来去除第一板形成层334的部分。
[0046]参考图3R，去除虚设层间电介质膜316的所有剩余部分，例如，通过湿法蚀刻或干法蚀刻工艺，或者通过灰化。所述去除剩下保护层332之上的直立的U形金属板340和侧壁部分333 (如果仍然存在的话)。所述去除同时再次暴露出逻辑隔离层314。如图3S所示，然后与U形金属板340和逻辑隔离层314的暴露出的部分共形地形成电容器电介质层342。在一个实施例中，电容器电介质层342通过原子层沉积(ALD)来形成且由高K电介质材料构成。再次参考图3S,与电容器电介质层342共形地形成顶板的第一层344。在一个实施例中，顶板的第一层334通过原子层沉积(ALD)来形成且由氮化钛构成。
[0047]如图3T所示，然后在顶板的第一层344上形成导电沟槽充填材料346。在一个实施例中，导电沟槽充填材料346由铜构成。参考图3U，通过平坦化导电沟槽充填材料346来提供双壁电容器结构300，从而形成顶部金属板的沟槽填充部分348。
[0048]在本发明的另一个方面中，可以直接通过在底层金属层上的选择性沉积来形成用于底层金属层的保护导电层。例如，图3B’和3N’例示了根据本发明的另一个实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的截面图。
[0049]参考图3B’，在多个交替的电介质层302和蚀刻停止层304中且邻近(结合图3A所描述的)金属布线306和相应的过孔308形成沟槽312。去除蚀刻停止层304的之前覆盖底层金属层310的部分以暴露出底层金属层310。在实施例中，采用专门的反向板掩模来限定将来的eDRAM区域，即用于蚀刻出双壁电容器的将来的位置。然而，与直接进行到图3C的操作不同，直接在底层金属层310上形成导电保护层311。在实施例中，通过无电沉积工艺来形成导电保护层311。在实施例中，导电保护层311由钴构成。
[0050]参考图3N’，如结合图3C-3I所描述的那样，形成具有沟槽的虚设电介质316。然而，由于直接形成保护层332，可以删除结合图3J-3M所描述的工艺部分。同时，不形成侧壁部分333。然后可以执行结合图30-3U所描述的工艺操作。[0051 ] 在本发明的具体方面中，嵌入式双壁电容器(如上所述的电容器中的ー个)被包含在特定金属布线层的电介质层中。例如，图4例示了根据本发明实施例的在容纳了第三层级和第四层级金属布线的两个电介质层中形成的双壁电容器的截面图。
[0052]參考图4，半导体结构400包括设置在衬底402中或之上的多个半导体器件404。第一电介质层406设置在多个半导体器件404之上，且其内设置有电耦合至该多个半导体器件404的接触部408。
[0053]第二电介质层410设置在第一电介质层406之上,且其内设置有第一金属布线414和将第一金属布线414耦合至接触部408的一个或多个过孔412。第三电介质层416设置在第二电介质层410之上，且其内设置有第二金属布线420和将第二金属布线420耦合至第一金属配线414的一个或多个过孔418。第四电介质层422设置在第三电介质层416之上，且其内设置有第三金属布线426和将第三金属布线426耦合到第二金属布线420的一个或多个过孔424。第五电介质层428设置在第四电介质层422之上，且其内设置有第四金属布线432和将第四金属布线432耦合到第三金属布线426的一个或多个过孔430。
[0054]第五电介质层428也在其内设置有双壁电容器434的至少一部分。双壁电容器434邻近第四金属布线432。双壁电容器434电耦合至一个或多个半导体器件404，例如，通过金属布线和过孔的叠置体442直到接触部408。第六电介质层436设置在第五电介质层428之上，且其内设置有第五金属布线440和将第五金属布线440耦合到第四金属布线432的一个或多个过孔438。在一个实施例中，双壁电容器434的另一部分设置在第四电介质层422中，邻近第三金属布线426，但是双壁电容器434中的任何部分都没有分别设置在第三电介质层416或第六电介质层436中，如图4所不。也如图4所不,金属布线444可以设置在双壁电容器434之上，但是不需要与双壁电容器434耦合。
[0055]在实施例中，第四金属布线432的至少一部分电耦合至逻辑电路中所包含的ー个或多个半导体器件，并且双壁电容器434是嵌入式动态随机存取存储器(eDRAM)电容器。在实施例中，半导体结构400进ー步包括多个蚀刻停止层450。如图所示，蚀刻停止层可以设置在第一电介质层(406)、第二电介质层(410)、第三电介质层(416)、第四电介质层(422)、第五电介质层(428 )和第六电介质层(436 )中的每ー个之间。
[0056]在实施例中，双壁电容器434设置在沟槽460中，该沟槽460至少设置在第五电介质层428中。在一个这样的实施例中，双壁电容器434包括沿着沟槽460的底部设置但从其侧壁插入的U形金属板997。第七电介质层998设置在U形金属板997和沟槽460的侧壁上且与它们共形。应当理解，虽然未示出，但可以沿着沟槽460的侧壁设置附加的良性的(benign)电介质层(在该情况下，因为电介质层是良性的，所以第七电介质层998将仍然被描述为设置在沟槽460的侧壁上且与其共形)。沟槽填充金属板999设置在第七电介质层998上，并且可以包括多个导电层，虽然并没有这样示出。第七电介质层998将沟槽填充金属板999与U形金属板997隔离。在具体实施例中，沟槽的侧壁具有垂直的或接近垂直的轮廓，如图4的沟槽460所示。然而，在替换的具体实施例中，沟槽的侧壁从第五电介质层428的底部到顶部向外傾斜。
[0057]在实施例中，第二电介质层(410)、第三电介质层(416)、第四电介质层(422)、第五电介质层(428)和第六电介质层(436)是低K电介质层,而第七电介质层998是高K电介质层。用于图4的半导体结构400的特征的其它材料或结构细节可以是例如以上所述的用于半导体结构200B和300的特征的材料或结构细节。在实施例中，如图4所示，导电保护层1000设置在U形金属板997和叠置体442之间，该叠置体442由金属布线和过孔构成直到接触部408。
[0058]应当理解，在其它实施例中，附加的电介质层和/或金属布线的单个或多个层可以形成在双壁电容器434之下或之上。同样，在其它的实施例中，可以从双壁电容器434之下或之上去除电介质层和/或金属布线的单个或多个层。在其它的实施例中，双壁电容器434形成在附加的电介质层的一个或多个层中。在一个示例性的实施例中，参考图4 (尽管未示出)，双壁电容器434的另一部分设置在第四电介质层422和第六电介质层436两者中，邻近第三金属布线426和第五金属布线440。然而，在一个这样的实施例中，双壁电容器的任何部分都没有设置在第三电介质层416中。
[0059]在本发明的另一个方面中，提供了制造用于半导体器件的嵌入式双壁电容器的方法。图5是根据本发明的实施例的表示在形成具有嵌入式双壁电容器的半导体结构的方法中的操作的流程图500。
[0060]参考流程图500的操作502，在形成于衬底之上的第一电介质层中蚀刻沟槽。沟槽具有底部和侧壁。
[0061]在实施例中，形成第一电介质层包括形成低K电介质层，并且蚀刻以形成沟槽包括蚀刻该低K电介质层。在一个这样的实施例中，蚀刻以形成沟槽也包括在相应的蚀刻停止层上终止蚀刻工艺。在实施例中，如图2B所示，沟槽形成为具有有着垂直的或接近垂直轮廓的侧壁。然而，在替换的具体实施例中，沟槽形成为具有从沟槽的底部到顶部向外倾斜的侧壁。
[0062]参考流程图500的操作504，U形金属板形成在沟槽的底部，与侧壁间隔开。
[0063]在实施例中，在形成第一电介质层和蚀刻沟槽的操作502之前，形成底层金属层。然后，在底层金属层上形成导电保护层。在该实施例中，在沟槽的底部形成U形金属板包括在导电保护层上设置U形金属板。在一个这样的实施例中，U形金属板由氮化钛层形成，底层金属层由铜层形成，并且导电保护层由钴层或由钽层形成。
[0064]参考流程图500的操作506，第二电介质层沉积在沟槽的侧壁和U形金属板上且与它们共形。
[0065]在实施例中，沉积第二电介质层包括形成高K电介质层。在实施例中，使用原子层沉积(ALD)工艺来沉积第二电介质层。
[0066]参考流程图500的操作508，顶部金属板层沉积在第二电介质层上且与其共形。
[0067]在实施例中，通过形成氮化钛层来沉积顶部金属板层。在实施例中，沉积顶部金属板层包括形成第一导电层和然后在该第一导电层上形成导电沟槽填充层。在一个这样的实施例中，形成第一导电层包括形成氮化钛层，并且形成导电沟槽填充层包括形成铜层。在实施例中，使用原子层沉积(ALD)工艺来沉积顶部金属板层。
[0068]在实施例中，形成嵌入式双壁电容器包括将嵌入式双壁电容器电耦合至一个或多个半导体器件。在一个这样的实施例中，在半导体结构中容纳金属布线的相同的一个或多个电介质层中形成嵌入式双壁电容器。金属布线可以耦合到逻辑电路中所包含的一个或多个半导体器件中。在实施例中，形成嵌入式双壁电容器提供了嵌入式动态随机存取存储器(eDRAM)电容器。[0069]根据本发明的实施例，形成双壁电容器包括仅在ー个电介质层中形成双壁电容器。在另ー实施例中，形成双壁双壁电容器包括仅在两个电介质层中，邻近两个电介质层中的每ー个电介质层的金属布线，还邻近将两个电介质层中的每ー个电介质层的金属布线耦合的过孔而形成双壁电容器。在一个这样的实施例中，该方法进ー步包括:在形成两个电介质层中的第一个之后以及在形成两个电介质层中的第二个电介质层和双壁电容器之前，在两个电介质层的第一个上形成蚀刻停止层。然后对蚀刻停止层进行构图，以打开用于随后形成双壁电容器的区域。两个电介质层中的第二个电介质层形成在已构图的蚀刻停止层上和所述区域内。在另ー个实施例中，形成双壁电容器包括在多于两个的电介质层中且邻近全部这些多于两个的电介质层的金属布线形成双壁电容器。
[0070]在实施例中，制造具有集成在同一电介质层中的双壁电容器和金属布线的半导体结构的方法进ー步包括形成一个或多个蚀刻停止层，包括在各电介质层之间以及直接在最接近衬底的电介质层的下方形成蚀刻停止层。在实施例中，形成ー个或多个电介质层包括形成ー个或多个低K电介质层。用于所制造的半导体结构的特征的其它材料和结构细节可以是例如以上述的用于半导体结构200B、300和400的特征的其它材料和结构细节。
[0071]因此，已公开了具有用于eDRAM的集成双壁电容器的半导体结构及其形成方法。在实施例中，半导体结构包括设置在衬底中或之上的多个半导体器件。在多个半导体器件之上设置有ー个或多个电介质层。金属布线设置在每个电介质层中且电耦合到ー个或多个半导体器件。嵌入式双壁电容器设置在ー个或多个电介质层中且邻近所述ー个或多个电介质层的金属布线。嵌入式双壁电容器包括设置在一个或多个电介质层中的沟槽，该沟槽具有底部和侧壁。U形金属板设置在沟槽的底部，与其侧壁间隔开。绝缘体层设置在沟槽的侧壁和U形金属板上且与它们共形。顶部金属板层设置在绝缘体层上且与其共形。在ー个实施例中，金属布线的至少一部分与被包含在逻辑电路中的一个或多个半导体器件电耦合，并且嵌入式双壁电容器是嵌入式动态随机存取存储器(eDRAM)电容器。在一个实施例中，U形金属板经由设置在一个或多个电介质层之下的底层金属层电耦合至设置在衬底之上的下方晶体管。该晶体管被包含在动态随机存取存储器(DRAM)电路中。
【权利要求】
1.一种用于半导体器件的嵌入式双壁电容器，所述电容器包括: 沟槽，设置在第一电介质层中，所述第一电介质层设置在衬底之上，所述沟槽具有底部和侧壁； U形金属板，设置在所述沟槽的所述底部且与所述侧壁间隔开； 第二电介质层，设置在所述沟槽的所述侧壁和所述U形金属板上且与所述沟槽的所述侧壁和所述U形金属板共形；以及 顶部金属板层，设置在所述第二电介质层上且与所述第二电介质层共形。
2.如权利要求1所述的电容器，其中，所述U形金属板经由设置在所述第一电介质层之下的底层金属层而电耦合到设置在所述衬底之上的下方晶体管，所述晶体管包括在动态随机存取存储器(DRAM)电路中。
3.如权利要求2所述的电容器，进ー步包括: 直接设置在所述U形金属板和所述底层金属层之间的导电保护层。
4.如权利要求3所述的电容器，其中，所述U形金属板和所述顶部金属板层包括选自于由氮化钛、氮化钽、钛、钽和钌所构成的组中的材料，所述底层金属层包括铜，并且所述导电保护层包括选自于由钴、钽、氮化钽、钛、钽和钌所构成的组中的材料。
5.如权利要求1所述的电容器，其中，所述顶部金属板层包括第一导电层和导电沟槽填充层。
6.如权利要求5所述的电容 器，其中，所述第一导电层包括氮化钛，并且所述导电沟槽填充层包括铜。
7.如权利要求1所述的电容器，其中，所述第一电介质层是低K电介质层，并且所述第二电介质层是高K电介质层。
8.—种半导体结构,包括: 多个半导体器件，设置在衬底之中或之上； ー个或多个电介质层，设置在所述多个半导体器件之上； 金属布线，设置在每ー个所述电介质层中且电耦合到一个或多个所述半导体器件；以及 嵌入式双壁电容器，设置在所述电介质层中的ー个或多个电介质层中且邻近所述ー个或多个电介质层的所述金属布线，所述电容器包括: 沟槽，设置在所述ー个或多个电介质层中，所述沟槽具有底部和侧壁； U形金属板，设置在所述沟槽的所述底部且与所述侧壁间隔开； 绝缘体层，设置在所述沟槽的所述侧壁和所述U形金属板上且与所述沟槽的所述侧壁和所述U形金属板共形；以及 顶部金属板层，设置在所述绝缘体层上且与所述绝缘体层共形。
9.如权利要求8所述的半导体结构，其中，所述金属布线的至少一部分电耦合到被包含在逻辑电路中的一个或多个半导体器件，并且其中，所述嵌入式双壁电容器是嵌入式动态随机存取存储器(eDRAM)电容器。
10.如权利要求8所述的半导体结构，其中，所述嵌入式双壁电容器仅设置在所述电介质层中的ー个电介质层中。
11.如权利要求8所述的半导体结构，其中，所述嵌入式双壁电容器仅设置在所述电介质层中的两个电介质层中，且邻近所述两个电介质层中的每一个电介质层的所述金属布线，还邻近耦合所述两个电介质层中的每一个电介质层的所述金属布线的过孔。
12.如权利要求8所述的半导体结构，其中，所述嵌入式双壁电容器设置在所述电介质层中的多于两个的电介质层中，且邻近全部所述多于两个的电介质层的所述金属布线。
13.如权利要求8所述的半导体结构，其中，所述沟槽的所述侧壁包括垂直的或接近垂直的轮廓。
14.如权利要求8所述的半导体结构，其中，所述沟槽的所述侧壁从所述沟槽的所述底部开始向外倾斜。
15.如权利要求8所述的半导体结构，其中，所述U形金属板经由设置在所述一个或多个电介质层之下的底层金属层而电耦合到设置在所述衬底之上的下方晶体管，所述晶体管被包含在动态随机存取存储器(DRAM)电路中。
16.如权利要求15所述的半导体结构，所述电容器进一步包括: 导电保护层，直接设置在所述U形金属板和所述底层金属层之间。
17.一种形成用于半导体器件的嵌入式双壁电容器的方法，所述方法包括: 在形成于衬底之上的第一电介质层中蚀刻沟槽，所述沟槽具有底部和侧壁； 在所述沟槽的所述底部且与所述沟槽的所述侧壁间隔开地形成U形金属板； 沉积第二电介质层，该第二电介质层设置在所述沟槽的所述侧壁和所述U形金属板上且与所述沟槽的所述侧壁和所述U形金属板共形；以及 沉积顶部金属板层，该顶部金属板层设置在所述第二电介质层上且与所述第二电介质层共形。
18.如权利要求17所述的方法，进一步包括: 在形成所述第一电介质层和蚀刻所述沟槽之前，形成底层金属层；以及在所述底层金属层上形成导电保护层，其中，在所述沟槽的所述底部形成所述U形金属板包括在所述导电保护层上设置所述U形金属板。
19.如权利要求17所述的方法，其中，沉积所述顶部金属板层包括:形成第一导电层，然后在所述第一导电层上形成导电沟槽填充层。
20.如权利要求17所述的方法，进一步包括: 在所述沟槽的所述底部形成U形金属板之前，在所述沟槽中形成虚设电介质层；以及 在所述虚设电介质层中且与所述沟槽的所述侧壁间隔开地形成第二沟槽；以及 形成与所述第二沟槽共形的所述U形金属板；以及 去除所述虚设电介质层。
【文档编号】H01L27/108GK103534807SQ201180070904
【公开日】2014年1月22日 申请日期:2011年12月6日 优先权日:2011年3月14日
【发明者】B·S·多伊尔, C·C·郭, N·林德特, U·沙阿, S·苏里, R·S·周 申请人:英特尔公司