具有罩层的气隙互连以及形成的方法
【专利摘要】公开了具有罩层的气隙互连结构和用于形成这种气隙互连结构的方法。提供了具有电介质层的衬底，该电介质层具有在其中形成的多个互连。每个互连被阻挡层密闭。在电介质层上形成硬掩膜，且图案化该硬掩膜以暴露出在相邻的互连之间的期望气隙的电介质层。蚀刻电介质层以形成沟槽，其中该蚀刻工艺另外蚀刻阻挡层的至少一部分，以暴露出每个相邻的铜互连的侧表面的一部分。将罩层化学镀到顶表面的暴露部分和侧表面的暴露部分上，以重新密封互连。在器件之上形成间隙密封电介质层，从而密封沟槽以形成气隙。
【专利说明】具有罩层的气隙互连以及形成的方法
【技术领域】
[0001]本发明通常涉及半导体器件的制造。特别地，本发明的实施例涉及具有防止互连材料的扩散和电迁移以提高互连可靠性的罩层的气隙互连。
【背景技术】
[0002]随着微处理器变得更快和更小，集成电路(IC)变得更加复杂且部件变得更加密集。由发送和/或接收电信号所通过的导电迹线和过孔(共同地称作“互连”)连接IC部件。通过镶嵌工艺典型地形成互连，由此将导电材料沉积到被蚀刻到半导体衬底中的孔和沟槽中。周围材料将每个互连与邻近的互连电绝缘。然而，衬底材料的电介质性质能够使得相邻的互连之间电容耦合，这增加了芯片功率要求和对信号传输的干扰。
[0003]随着器件尺寸减小，互连尺寸和间距也减小，这导致增大的电流密度和电阻，以及电迁移、电容耦合和RC延迟的较大风险。此外，互连材料可以扩散到周围电介质材料中，从而降低电介质绝缘能力且导致在相邻的互连和部件之间产生串扰。虽然可以通过使用阻挡层密闭互连来控制扩散和电迁移，然而附加的阻挡材料可能会增加互连的电阻和尺寸。
[0004]最近的创新通过在邻近的互连之间并入气隙来解决电容耦合。空气具有极低的介电常数(大约1，相比氧化硅的 大约4)，并因此比固体电介质材料能更有效地隔离相邻的互连。
【专利附图】
【附图说明】
[0005]图1A示出根据本发明的实施例的在气隙互连上的罩(hood)层的截面图。
[0006]图1B示出根据本发明的实施例的在气隙互连上的共形衬层和罩层的截面图。
[0007]图2A-2N示出根据本发明的实施例的用于形成具有罩层的气隙互连的方法。
[0008]图3A示出根据本发明的实施例的在两个互连之间的沟槽的截面图，其中已将阻挡层从与沟槽相邻的互连侧壁完全移除。
[0009]图3B示出根据本发明的实施例的在互连上形成的罩层的截面图，其中罩层覆盖相邻的互连的整个侧表面。
[0010]图3C示出根据本发明的实施例的图3B所示的罩层具有被增加以封闭在相邻的互连之间的气隙的附加层的截面图。
[0011]图4A示出根据本发明的实施例的在罩层之上和气隙内形成的共形衬层的截面图。
[0012]图4B示出根据本发明的实施例的在具有罩层和共形衬层的气隙互连之上形成的附加电介质层的截面图。
[0013]图5示出根据本发明的一个实施例的计算设备。
【具体实施方式】
[0014]描述了用于集成电路中的具有罩层的气隙互连结构和用于形成这种具有罩层的气隙互连的过程。已经针对具体细节描述了本发明的实施例以提供对本发明的彻底的理解。本领域技术人员将理解，可以在没有这些具体细节的情况下来实践本发明。在其它实例中，并没有详细描述公知的半导体工艺和装备，以便不会不必要地使本发明不清楚。此外，图中示出的不同实施例是说明性的表示而不一定按比例绘制。
[0015]本文中公开了具有罩层的气隙互连结构和用于形成具有罩层的这种气隙互连的方法。必须通过一个或多个阻挡层密封互连表面来防止互连材料扩散到邻接的电介质层和器件层中，防止由于电流而导致的互连材料的电迁移，以及防止互连材料的氧化，所有的这些均可能引起器件故障。此外，气隙用于通过使用具有非常低的介电常数(k=~I)的空气来代替电介质材料(k=~4)以减小相邻的互连之间的电容耦合。为了形成气隙，图案化硬掩膜以暴露出相邻的互连之间的电介质表面,且将电介质材料蚀刻掉以产生沟槽。蚀刻工艺也可能移除阻挡层的部分，从而暴露互连表面。为了在蚀刻之后重新密封互连，在互连的暴露表面上选择性地沉积罩层。罩层覆盖互连的顶表面的一部分和互连的与沟槽相邻的侧表面的一部分，且通过防止扩散、电迁移和氧化来提高器件可靠性。在整个互连结构之上均厚沉积间隙密封电介质层，从而在沟槽上面收缩(Pinch off)，以密封沟槽来形成气隙。
[0016]本发明的另一实施例还包括共形衬层，其通过密封硬掩膜/罩层和罩层/阻挡层的界面来提供防止互连材料扩散到周围电介质材料中的额外保护。共形衬层是非选择性的且共形地沉积在硬掩膜、罩层和限定沟槽的内部的其它表面之上。在沟槽暴露出在互连上的阻挡层的一部分的实施例中，共形衬层覆盖阻挡层表面以防止氧化。附加的共形衬层还可以提高气隙互连的可靠性。
[0017]图1A-1B示出根据本发明的实施例的在衬底上的气隙互连结构。气隙互连可以是包含用于形成集成电路的多级器件的结构的一部分。气隙互连用于通过集成电路的不同级连接有源和无源器件。应当理解，包括气隙互连结构的集成电路还将包括在包含气隙互连结构的层上面或下面的附加层。然而，为了讨论的目的，只在图中示出了气隙互连结构。
[0018]在图1A中示出了根据本发明的实施例的气隙互连结构100，其中气隙104设置在相邻的互连102A之间，以减小互连经受的电容耦合。在实施例中，通过罩层105覆盖互连102A的顶表面116和侧表面117的一部分，以防止互连材料的扩散到周围电介质材料中、防止互连材料的电迁移、以及防止互连表面的氧化。一些互连102具有连接到集成电路的下层的过孔，例如过孔140。将互连102B与相邻的互连间隔开足够远，这种互连将不会从由于气隙的分隔而巨大获益。气隙互连结构100还包括由衬底118支撑的电介质101,在电介质101中形成互连102。附加的金属层可以形成在电介质101上面或下面的衬底118上。
[0019]通过罩层105、阻挡层109和硬掩膜103来密闭互连102A，以防止互连材料扩散到邻接的材料和元件中、以防止互连材料的电迁移、以及防止互连表面的氧化。硬掩膜103覆盖电介质101的顶表面和互连102A的顶表面116的一部分。在实施例中，罩层105形成在暴露于硬掩膜103和阻挡层109之间的互连表面上。在实施例中，罩层105覆盖互连102A的两个表面的一部分，例如，顶表面116和侧表面117。在另一实施例中，罩层105覆盖互连102A的三个表面的一部分，例如两个侧表面117和顶表面116。在实施例中，罩层105提供所有要求的保护，以防止形成罩层105所在的表面的互连材料的扩散和电迁移。
[0020] 在实施例中，已经选择性地在互连102A的暴露表面上形成罩层105，以提高互连的可靠性。罩层105可以是能够被化学镀的任意材料。罩层105也可以是能够防止互连102A中的材料扩散、电迁移和/或氧化的任意材料。在本发明的实施例中，罩层105是钴或钴合金，例如但不限于钨钴合金、钴钨磷化物或钴硼磷化物。罩层105具有足以防止互连材料的扩散和电迁移的均匀厚度，但足够薄以不过度地增加互连102A的电容。罩层的厚度通常可小于20nm，且更典型地是从5-15nm。在实施例中，罩层105的厚度是10nm。
[0021]气隙104位于相邻的互连102A之间，该相邻的互连102A紧密间隔开且因此由极低的k材料的分隔而获益。根据本发明的实施例，气隙104填充有低介电常数(k =~I)的空气，以减小相邻的互连之间的电容耦合。在另一实施例中，气隙104填充有介电常数大约为I的气体。
[0022]在实施例中，如图1A所示，气隙104延伸到互连102A的底表面以下。在另一实施例中，气隙104延伸到互连102A之间的深度120。气隙104的宽度可以典型地从40到lOOnm，而气隙104的深度可以从50到200nm的范围。气隙可用于间距小于160nm的互连。
[0023]在本发明的实施例中，没有电介质材料做衬的气隙104。如图1A所示，在特定实施例中，阻挡层103和罩层105是在从气隙与互连之间仅有的材料层。在另一特定实施例中，罩层105是将互连与气隙分隔的唯一材料。
[0024]在实施例中，间隙密封电介质层107覆盖电介质101、硬掩膜103和罩层105的顶表面，并还限定和密封气隙104的顶部。间隙密封电介质层107可以是能够是非共形地沉积的任意电介质材料，例如通常介电常数在2至4的范围内的氧化硅、碳掺杂氧化硅和多孔碳掺杂氧化硅。在实施例中，间隙密封电介质层用于形成互连或器件的下一级。
[0025]在另一实施例中，附加的体中间层电介质(ILD) 108覆盖间隙密封电介质层107，以在示出的互连层和任 意上部或下部的器件层之间提供额外的绝缘。在实施例中，体ILD108的介电常数低于间隙密封电介质层107的介电常数。可以由适合于减轻在随后形成的器件层之间的串扰的任意材料(例如，包括碳掺杂氧化物、多孔电介质、氟掺杂氧化物等的低k材料)来形成体ILD108。此外，体ILD108可以用于形成互连或器件的下一级。
[0026]图1B示出本发明的另一实施例的截面图，其中共形衬层106可选地还通过提供防止互连材料的扩散和电迁移的附加保护来提高互连可靠性。在实施例中，共形衬层106在罩层/硬掩膜界面121之上和罩层/阻挡层界面122之上形成连续的密封。在实施例中，共形衬层106与硬掩膜103和罩层105的表面、阻挡层109的在气隙104中暴露的任意部分、以及电介质101在相邻的互连102A之间暴露的任意部分共形(conform)。在本发明的实施例中，共形衬层106具有足以在罩层/硬掩膜界面121或罩层/阻挡层界面122之上产生气密封的材料和厚度。在实施例中，共形衬层106是与硬掩膜103相同的材料。在另一实施例中，共形衬层106是与硬掩膜103不同的材料。共形衬层106在实施例中是SiNC。在另一实施例中，共形衬层106是SiN或SiC或Al2O315在实施例中，共形衬层106具有足以防止阻挡层109的与气隙104相邻的任意部分氧化的材料和厚度。共形衬层106的厚度可以是2-12nm。在实施例中，共形衬层的厚度是5nm。
[0027]图2A-2N示出用于形成具有罩层的气隙互连的方法的实施例。气隙互连结构可以用于多级互连结构或微电子机械系统(MEMS)中，以将诸如晶体管、电容器、电阻器和电感器的各种有源和无源器件电互连到功能电路中，从而形成集成电路。形成在互连表面上的罩层提高了互连的可靠性。
[0028]如图2A所示，提供了将在其中形成气隙互连的衬底200。半导体结构可以包括半导体衬底218，例如但不限于单晶硅、锗、硅锗和或II1-V族复合半导体，例如GaAs和InP。衬底200也可以包括任何之前形成的金属化和电介质的交替层。
[0029]根据本发明的实施例，衬底200也包括电介质201。电介质201可以是适于充当用于多个气隙互连的基底的任意材料。在本发明的实施例中，电介质201是二氧化硅。在可替换实施例中，电介质201可以包括低k电介质材料，例如硅酸盐、碳掺杂氧化物、氟掺杂氧化物、多孔电介质材料等。可以在衬底200中通过任意适当的工艺(例如镶嵌、双镶嵌或减去方法)形成互连。
[0030]在实施例中，如图2B-C所示，镶嵌工艺用于形成互连102，其中多个沟槽250被蚀刻且填充有导电材料。首先，如图2B所示，在电介质201中在将要形成互连的位置中蚀刻多个沟槽250。一些沟槽可以具有过孔，以连接到下面的器件或层。在电介质材料中形成沟槽在半导体领域中是公知的，诸如，通过一系列的掩蔽和蚀刻工艺。
[0031 ] 接下来，如图2C所示，在沟槽250的表面上共形地沉积阻挡层209。可以通过在电介质201之上提供共形的或几乎共形的层的任意适合的技术(例如物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD))来形成阻挡层209。阻挡层209包括适于防止互连内的电迁移、防止互连的氧化、在电镀工艺中提供用于成核的表面、以及防止互连材料扩散到周围部件中的任何材料。在实施例中，阻挡层209包括钽、氮化钽、钛、氮化钛、钌或其组合。阻挡层209具有足以防止互连材料扩散的从I到25nm的厚度。在实施例中，阻挡层209的厚度是2nm。 [0032]互连202形成在由阻挡层109做衬的沟槽250中。互连202包括能够导电的任意适合的材料。在一个实施例中，互连202由铜、铝、银或其合金组成。可以通过本领域已知的任意适合的工艺(例如电镀、CVD、PVD)来形成互连202。例如，在镶嵌工艺中，首先经由电镀或化学镀将铜均厚沉积在整个结构上。抛光掉多余的铜，在沟槽中留下铜以形成互连。如图2C所示，互连202可以是20-100nm宽以及30_160nm深。在实施例中，互连202是40nm宽以及80nm深。可以将互连102间隔开16-100nm。在实施例中，将互连202间隔开40nm。
[0033]如图2D所示的实施例示出，然后在结构表面之上形成硬掩膜203。硬掩膜203包括适于通过在随后的蚀刻工艺期间保护电介质201和互连102的下部部分而充当蚀刻停止的任意材料。硬掩膜203也可以包括适于通过防止下部互连材料扩散和电迁移的起阻挡型层的作用的任意材料。在本发明的实施例中，硬掩膜203包括SiNC。硬掩膜203具有足以用作蚀刻停止且还防止互连材料扩散的从5-20nm厚的厚度。在实施例中，硬掩膜203的厚度是8nm。可以通过任意适合的工艺(例如经由CVD的均厚沉积)来形成硬掩膜203。
[0034]接下来，使用公知的掩蔽和蚀刻技术，以在将要形成气隙的电介质201上限定硬掩膜203，例如在互连紧密间隔且将从通过非常低的k电介质分隔来获益的区域中。在图2E示出的特定实施例中，光刻堆叠层214形成在硬掩膜203之上。光刻堆叠层214可以包括碳硬掩膜210、抗反射层211、光致抗蚀剂212或本领域已知的其它光刻材料。
[0035]在实施例中，碳硬掩膜210形成在硬掩膜203的表面之上。碳硬掩膜210可以是在用于蚀刻气隙的蚀刻工艺对在碳硬掩膜材料之上的电介质材料有选择性的情况下的任意材料，例如多孔无定形碳。碳硬掩膜210具有足以抵挡蚀刻工艺而不暴露下部的电介质和互连表面的厚度。在实施例中，碳硬掩膜210是1000nm厚。可以通过任意适合的工艺(例如旋压或CVD)来形成碳硬掩膜210。[0036]抗反射层211形成在碳硬掩膜210的表面之上。抗反射层211可以是通过吸收用于光刻法工艺的光的波长来防止光刻图案的光散射和失真的任意材料，例如旋压玻璃材料。在实施例中，抗反射层211的厚度是350nm。
[0037]在实施例中，光致抗蚀剂212形成在抗反射层211之上。根据图2E所示的实施例，使用公知的掩蔽、曝光和显影工艺来图案化光致抗蚀剂212，以限定具有期望气隙互连的开口 230的掩膜。将开口 230对准在电介质201的将被移除以形成期望气隙的沟槽的部分之上，例如，在将从改善的隔离获益的密集间隔的互连之间。
[0038]接下来，如图2F所示，与光致抗蚀剂212对准地蚀刻抗反射层211以暴露出碳硬掩膜210。可以使用任意适合的技术(例如等离子蚀刻)蚀刻抗反射层211。在图2G中，根据本发明的实施例，与抗反射层211对准地蚀刻碳硬掩膜210，以暴露出硬掩膜203。可以通过干法等离子蚀刻、利用氧基化学特性来蚀刻碳硬掩膜210。
[0039]在图2H示出的实施例中，与由碳硬掩膜210限定的开口 230对准地蚀刻抗反射层211、硬掩膜203和电介质201。移除电介质201的一部分，以在相邻的互连202之间形成沟槽215。沟槽215的深度可以是从35到200nm，通常与用于该层的互连的间距成比例。在实施例中，如图2H所示，沟槽215延伸到互连202的底表面以下。在另一实施例中，如图2H中的虚线所示,沟槽215延伸到互连202之间的深度220处。
[0040]使用本领域已知的任意适当的化学特性(例如氟基化学特性)来蚀刻沟槽215。蚀刻工艺移除阻挡层209的至少一部分，以暴露出互连202的侧表面217的至少一部分。改变蚀刻化学特性可控制阻挡层209被蚀刻的量。在实施例中，诸如CxHyFz的蚀刻深度化学特性当其蚀刻电介质201来形成沟槽215时在阻挡层209上沉积聚合物层。聚合物层保护阻挡层209的一部分免受蚀刻工艺的化学成分。在实施例中，如图2H所示，蚀刻工艺的溅射成分移除阻挡层209 的一部分且可以斜切互连202的顶角。
[0041]根据本发明的实施例，如图21所示，然后移除碳硬掩膜210的剩余物。在实施例中，通过灰化工艺移除碳硬掩膜210。在本发明的实施例中，不移除下层的硬掩膜203。如适用，可以对结构进行清洁，以移除包括在沟槽侧壁上形成的任意聚合物的蚀刻残留物。
[0042]接下来，如图2J所示，在蚀刻沟槽215之后，形成罩层205来重新密封互连表面。在实施例中，在互连202的不止一个表面上选择性地形成罩层205，来防止互连材料的扩散、电迁移和氧化。在实施例中，在互连202的顶表面216和侧表面217的暴露部分上选择性地形成罩层205。在实施例中，通过化学镀选择性地形成罩层205，其中将该结构放置到化学镀液中。选择无电镀的化学镀，以在暴露的互连表面上但不在硬掩膜203、阻挡层209或电介质201的暴露表面上沉积均匀厚度的罩材料层。
[0043]罩层205可以是能够被化学镀的任意材料。罩层205还可以是能够防止互连材料的扩散和电迁移的任意材料。用于罩层205的材料还可以是耐氧化且防止下部的互连202的氧化的任意材料。在本发明的实施例中，罩层205是钴或钴合金，例如但不限制于钴钨合金、钴钨磷化物或钴硼磷化物。罩层205具有足以防止互连材料扩散和电迁移的均匀厚度，但足够薄以不过度地增加互连202的电阻。在实施例中，罩层205比阻挡层209厚。罩层205的厚度可以从5-15nm。在实施例中，罩层205的厚度是10nm。
[0044]接下来，如图2K所示，间隙密封电介质层207被均厚沉积在硬掩膜203和罩层205的顶表面、以及密封气隙204上。间隙密封电介质层207可以由能够在该结构的表面上非共性地形成的任意材料组成，使得该材料在沟槽215上面收缩。在本发明的实施例中，间隙密封电介质层207包括二氧化硅。在可替换的实施例中，间隙密封电介质层207包括氮化硅、硅酸盐、碳掺杂氧化物、氟掺杂氧化物、多孔电介质材料等。间隙密封电介质层207的厚度可以是80至300nm。在实施例中，间隙密封电介质层207的厚度是160nm。可以通过本领域已知的足以形成电介质层而不填充沟槽的任意方法来形成间隙密封电介质层207。
[0045]根据图2L示出的本发明的实施例，在间隙密封电介质层207之上可选地形成牺牲的光吸收材料(SLAM)层213，以使结构的表面平坦化。SLAM层213和间隙密封电介质层207的一部分受到如图2M所示的覆盖蚀刻。可以使用在本领域已知的足以使结构表面平坦化的任意蚀刻工艺，例如但不限于非选择性的干法蚀刻工艺。
[0046]可以在间隙密封电介质207之上形成体ILD208，根据需要来电隔离位于所示的层上面或下面的器件层。体ILD208可以由适于减轻在互连202和随后形成的器件层之间的串扰的任意材料形成。在本发明的实施例中，体ILD208是二氧化硅。在可替换的实施例中，体ILD208包括二氧化硅、氮化硅、硅酸盐、碳掺杂氧化物、氟掺杂氧化物、多孔电介质材料等。可以通过任意适合的方法(例如CVD)来形成体ILD208。
[0047]在图3A-C示出的本发明的另一实施例中，罩层305形成在互连302的整个侧表面317上。图3A示出例如由上述的关于图2A-2I的工艺所制备的结构，其包括衬底318、电介质301、硬掩膜303和互连302，该互连302可以具有过孔340。在图3A示出的实施例中，已经使用将所有或基本所有的阻挡层309从侧表面317移除的蚀刻工艺和蚀刻化学特性来蚀刻沟槽315。可以通过诸如NF3的氟基蚀刻来蚀刻沟槽315，其不在蚀刻表面上形成保护性聚合物层，且因此可以完全或几乎完全蚀刻阻挡层309，从而暴露出互连302的下部侧表面317。在实施例中，如图3A所示，蚀刻工艺的溅射成分可以斜切互连302的与沟槽315相邻的顶角。 [0048]接下来，如图3B所示，在顶表面316的一部分和全部侧表面317上选择性地沉积罩层105。在实施例中，如以上关于图2J所描述的那样，使用化学镀沉积罩层305。在图3C示出的实施例中，可以如以上关于图2K所描述而形成的那样，通过间隙密封电介质层307来密封气隙305。可以如以上关于图2L-2N所描述的那样,在间隙密封电介质层307上形成体 ILD308。
[0049]图4A-4B示出本发明的另一实施例，如以上关于图1B所描述的那样，其中在结构表面之上和沟槽415内共形地沉积共形衬层406，以防止互连材料穿过硬掩膜/罩层界面421和通过罩层/阻挡层界面422的扩散。在图4A中，共形衬层沉积在例如如以上关于图2A-2J所描述而形成的结构之上，并且该结构包括衬底418、电介质401、硬掩膜403和互连402，该互连402可以具有过孔440。可以通过产生与结构400的暴露表面共形或几乎共形的的层的任意适合的技术(例如ALD或CVD)来形成共形衬层406。
[0050]接下来，如图4B所示，可以在共形衬层406之上形成间隙密封层407和体ILD408。根据本发明的实施例，间隙密封电介质层407密封由共形衬层406限定的沟槽的顶部，来形成气隙404。用于形成间隙密封电介质层407和体ILD408的材料和过程如以上关于图1A-1B和2K-2N所讨论的那样。
[0051]图5示出根据本发明的一个实现方式的计算设备500。计算设备500容纳板502。板502可以包括多种部件，包括但不限于处理器504和至少一个通信芯片506。处理器504物理和电气地耦合到板502。在一些实现方式中，至少一个通信芯片506也物理和电气地耦合到板502。在另外的实现方式中，通信芯片506是处理器504的一部分。
[0052]根据其应用，计算设备500可以包括可以或可以不物理和电气地耦合到板502的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用光盘(DVD)等)。
[0053]通信芯片506能够实现用于数据往返计算设备500的传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制电磁辐射来通信数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片506可实现多种无线标准或协议中的任一个，包括但不限于 W1-Fi (IEEE802.11 系列)、WiMAX (IEEE802.16 系列)、IEEE802.20、长期演进(LTE)、Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可专用于较短距离无线通信，例如W1-Fi和蓝牙，而第二通信芯片506可专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 等。
[0054]计算设备500的处理器504包括封装在处理器504内的集成电路管芯。在本发明的一些实现方式中， 处理器的集成电路管芯包括根据本发明的实现方式的一个或多个具有罩层的气隙互连。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
[0055]通信芯片506还包括封装在通信芯片506内的集成电路管芯。根据本发明的另一实现方式，通信芯片的集成电路管芯包括根据本发明的实现方式的一个或多个具有罩层的气隙互连。
[0056]在另外的实现方式中，容纳在计算设备500内的另一部件可以包含集成电路管芯，其包括根据本发明的实现方式的一个或多个具有罩层的气隙互连。
[0057]在不同实现方式中，计算设备500可以是膝上型计算机、上网本计算机、笔记本计算机、超级笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备500可以是处理数据的任何其它电子设备。
【权利要求】
1.一种半导体器件,包括: 具有电介质层的衬底，所述电介质层具有形成在其中的多个互连，其中每个互连具有顶表面和侧表面； 位于相邻的互连之间的气隙；以及 多个罩层，其中每个罩层接触所述相邻的互连中的一个互连的所述顶表面和所述侧表面中的每一个的至少一部分。
2.根据权利要求1所述的半导体器件，其中所述罩层选自由Co和Co合金所构成的组。
3.根据权利要求1所述的半导体器件，其中所述罩层的厚度是5-15nm。
4.根据权利要求1所述的半导体器件，其中所述相邻的互连是铜。
5.根据权利要求1所述的半导体器件，还包括在所述罩层上面的间隙密封电介质层，其中所述间隙密封电介质层密封所述气隙。
6.根据权利要求1所述的半导体器件，还包括覆盖每个互连的侧表面的一部分的阻挡层。
7.根据权利要求6所述的半导体器件，其中所述阻挡层选自由钽、氮化钽、钛、氮化钛、和钌所构成的组。
8.根据权利要求1所述的半导体器件，还包括共形衬层，其中所述共形衬层与所述罩层的顶表面、所述罩层与所述气隙之间的界面、以及所述气隙与所述电介质层之间的界面共形。
9.一种用于形成半导体器件的方法，包括: 提供具有电介质层的衬底，所述电介质层具有形成在其中的多个互连，其中每个互连具有顶表面和侧表面； 在所述电介质层上形成硬掩膜，且图案化所述硬掩膜以暴露出在相邻的互连之间的所述电介质层表面； 蚀刻在所述两个相邻的互连之间的所述电介质层来形成沟槽，其中所述蚀刻工艺暴露出每个相邻的互连的侧表面的至少一部分；以及 将罩层化学镀到所述顶表面的所暴露的部分和每个侧表面的所暴露的部分上。
10.根据权利要求9所述的方法，其中将所述沟槽蚀刻到在所述相邻的互连的底边缘以下的深度。
11.根据权利要求9所述的方法，其中将所述沟槽蚀刻到在所述相邻的互连的底边缘以上的深度。
12.根据权利要求9所述的方法，其中所述罩层选自由Co和Co合金所构成的组。
13.根据权利要求9所述的方法，其中所述罩层的厚度是5-15nm。
14.根据权利要求9所述的方法，其中所述相邻的互连是铜。
15.根据权利要求9所述的方法，还包括: 在所述侧表面上形成阻挡层；以及 蚀刻所述阻挡层的至少一部分，以暴露出所述侧表面。
16.根据权利要求15所述的方法，其中所述阻挡层选自由钽、氮化钽、钛、氮化钛、和钌所构成的组。
17.根据权利要求9所述的方法，还包括在所述沟槽上面形成间隙密封电介质层，其中所述间隙密封电介质层密封所述沟槽来形成气隙。
18.根据权利要求9所述的方法，还包括形成共形衬层，其中所述共形衬层与所述罩层的顶表面和所述沟槽的边缘共形。
19.一种用于形成半导体器件的方法，包括: 提供具有电介质层的衬底，所述电介质层具有形成在其中的多个铜互连，其中每个铜互连具有顶表面和侧表面，并且其中所述侧表面被阻挡层覆盖； 在所述电介质层上形成硬掩膜； 图案化所述硬掩膜以暴露出在相邻的铜互连之间的所述电介质层的表面的一部分； 蚀刻在所述相邻的铜互连之间的所述电介质层以形成沟槽，其中所述蚀刻工艺蚀刻所述阻挡层的至少一部分以暴露出每个相邻的铜互连的侧表面的一部分； 将钴罩层化学镀到所述顶表面的暴露的部分和每个侧表面的所暴露的部分上； 在所述硬掩膜、所述钴罩层和所述沟槽上形成间隙密封电介质层，其中所述间隙密封电介质层密封所述沟 槽来形成气隙。
【文档编号】H01L21/3205GK104025262SQ201180075949
【公开日】2014年9月3日 申请日期:2011年12月29日 优先权日:2011年12月29日
【发明者】K·费希尔 申请人:英特尔公司