专利名称：整合屏蔽膜的半导体封装件及其制造方法
技术领域：
本发明是有关于一种整合屏蔽膜的半导体封装件及其制造方法，且特别是有关于一种具有图案化接垫层的半导体封装件及其制造方法。
背景技术：
传统的导线架由冲压工法形成引脚，然后半导体芯片再设于导线架上，透过焊线或适合的电性连接方式连接半导体芯片与导线架的引角。然而，受限于冲压工法，导线架的相邻二引脚之间距无法有效缩小，导致半导体封装件的体积过于庞大。此外，还需要考虑电磁波干扰对半导体芯片造成的影响，然而传统导线架却无法提供防止电磁波干扰的设计。
发明内容
本发明有关于一种半导体封装件及其制造方法，可缩小相邻二引脚之间距，进而缩小半导体封装件的尺寸，以及减少电磁波干扰对半导体封装件的影响。根据本发明一实施例，提出一种半导体封装件。半导体封装件包括一导线架、一第一图案化接垫层、一第二图案化接垫层、一芯片、一封装体及一屏蔽膜。导线架具有数个第一凹陷部、数个第二凹陷部、一外侧面、一上表面以及与上表面相对的一下表面。第一凹陷部从上表面往下表面的方向延伸，第二凹陷部从下表面延伸至第一凹陷部。第一图案化接垫层形成于导线架的上表面且延伸至导线架的外侧面且具有一外侧面。第二图案化接垫层形成于导线架的下表面且延伸至导线架的外侧面且具有一外侧面。芯片设于对应的第一凹陷部内。封装体包覆芯片及第一图案化接垫层且具有外表面。屏蔽膜覆盖封装体的外表面、 第一图案化接垫层的外侧面、导线架的外侧面及第二图案化接垫层的外侧面。根据本发明另一实施例，提出一种半导体封装件。半导体封装件包括一导线架、一第一图案化接垫层、一第二图案化接垫层、一芯片、一封装体、一接地元件及一屏蔽膜。导线架具有数个第一凹陷部、数个第二凹陷部、一外侧面、一上表面以及与上表面相对的一下表面，第一凹陷部从上表面往下表面的方向延伸，第二凹陷部从下表面延伸至第一凹陷部。第一图案化接垫层形成于导线架的上表面且延伸至导线架的外侧面且具有一外侧面。第二图案化接垫层形成于导线架的下表面且延伸至导线架的外侧面且具有一外侧面。芯片设于对应的第一凹陷部内。封装体包覆芯片及第一图案化接垫层且具有一外表面。接地元件设于第一图案化接垫层上且从封装体的外表面露出。屏蔽膜覆盖封装体的外表面及露出的接地元件。根据本发明另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一电性承载板，电性承载板具有一上表面以及与上表面相对的一下表面；形成一第一图案化接垫层于电性承载板的上表面上，其中部分的电性承载板从第一图案化接垫层露出；形成一第二图案化接垫层于电性承载板的下表面，其中部分的电性承载板从第二图案化接垫层露出；形成数个第一凹陷部于从第一图案化接垫层露出的电性承载板；设置一芯片于对应的第一凹陷部内；形成一封装体包覆芯片及第一图案化接垫层；形成数个第二凹陷部于从第二图案化接垫层露出的电性承载板，以形成一导线架，其中各第二凹陷部延伸至对应的第一凹陷部；形成至少一切割道经过封装体、第一图案化接垫层及第二图案化接垫层，使第一图案化接垫层、导线架及第二图案化接垫层各形成一外侧面；以及，形成一屏蔽膜覆盖封装体的一外表面、第一图案化接垫层的外侧面、导线架的外侧面及第二图案化接垫层的外侧面。根据本发明另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一电性承载板，电性承载板具有相对一上表面以及与上表面相对的一下表面； 形成一第一图案化接垫层于电性承载板的上表面上，其中部分的电性承载板从第一图案化接垫层露出；形成一第二图案化接垫层于电性承载板的下表面，其中部分的电性承载板从第二图案化接垫层露出；形成数个第一凹陷部于从第一图案化接垫层露出的电性承载板； 设置一接地元件于第一图案化接垫层上；设置一芯片于对应的第一凹陷部内；形成一封装体包覆芯片及第一图案化接垫层；形成数个第二凹陷部于从第二图案化接垫层露出的电性承载板，以形成一导线架，其中各第二凹陷部延伸至对应的第一凹陷部；形成至少一第一切割道经过第二图案化接垫层、导线架及第一图案化接垫层且选择性地经过接地支架的一部分，以切断第二图案化接垫层、导线架及第一图案化接垫层；形成至少一第二切割道经过封装体且及接地元件，使接地元件形成一外侧面；以及，形成一屏蔽膜覆盖该封装体的一外表面及接地元件的外侧面。为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下
图IA绘示依照本发明一实施例的半导体封装件的剖视图。图IB绘示图IA的俯视图。图IC绘示图IA的仰视图。图2及图3绘示依照本发明另一实施例的半导体封装件的仰视图。图4绘示依照本发明另一实施例的半导体封装件的仰视图。图5绘示依照本发明另一实施例的半导体封装件的剖视图。图6绘示依照本发明另一实施例的半导体封装件的剖视图。图7绘示依照本发明另一实施例的半导体封装件的剖视图。图8绘示依照本发明另一实施例的半导体封装件的剖视图。图9A至91绘示图IA的半导体封装件的制造过程图。图IOA至IOG绘示图5的半导体封装件的制造过程图。图IlA至IlB绘示图7的半导体封装件的制造过程图。主要元件符号说明100、200、300、400、500 半导体封装件110:导线架110'电性承载板111、1111 第一凹陷部
112:第二凹陷部110s、120s、130s、280s、380s 外侧面IlOu 上表面110b、380b 下表面120:第一图案化接垫层121 第一接垫122 接地接垫123 接地部130 第二图案化接垫层131 第二接垫132、1321、1322 接地接垫133 接地部140 芯片141 黏贴层150 封装体150s 外表面150sl 第一外侧面150s2 第一外侧面160 屏蔽膜170 焊线190 载板280,380 接地元件281 第一部分282 第二部分P1、P2:切割道W1、W2:宽度
具体实施例方式请参照图1A，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括导线架110、第一图案化接垫层120、第二图案化接垫层130、芯片140、封装体 150、屏蔽膜160及焊线170。如图IA所示，导线架110具有数个第一凹陷部111、数个第二凹陷部112、外侧面 IlOs及相对上表面IlOu与下表面110b。第一凹陷部111从上表面IlOu往下表面IlOb的方向延伸，第二凹陷部112从下表面IlOb延伸至第一凹陷部111，以露出封装体150。本实施例中，第一凹陷部111及第二凹陷部112半蚀刻凹部，其未贯穿导线架110，而是贯穿导线架110的一部分，此部分不限于导线架110的一半厚度，其可以是导线架110厚度的任意比例。由于第一凹陷部111与第二凹陷部112相通，第一凹陷部111与第二凹陷部112共同形成一贯孔。虽然图IA未绘示，然除了设置有芯片140的第一凹陷部1111外，其余第一凹陷部111中至少一些可彼此连通。本实施例中，除了第一凹陷部1111外，其余全部的第一凹陷部111彼此连通。相似地，第二凹陷部112中至少一些可彼此连通，本实施例中，全部的第二凹陷部112彼此连通。导线架110例如是铜架，其厚度介于约50μπι与300μπι之间。一实施例中，导线架 110 铜箔(Copper Foil)。如图IA所示，第一图案化接垫层120形成于导线架110的上表面IlOu且延伸至导线架Iio的外侧面IlOs且具有外侧面120s。如图IA所示，第一图案化接垫层120可作为蚀刻阻挡层，避免被第一图案化接垫层120所覆盖的导线架110被蚀刻。此外，第一图案化接垫层120可以是单层或多层结构， 以多层结构为例，第一图案化接垫层120的材质可选自于镍(Ni)、钯(Pd)、金(Au)及其其组合所构成的群组。以单层结构为例，第一图案化接垫层120的材质例如是镍或金。然本实施例不限于此，只要是可作为遮罩而避免被第一图案化接垫层120所覆盖的导线架被移除的结构，皆可应用为本实施例的第一图案化接垫层。如图IA所示，第二图案化接垫层130形成于导线架110的下表面1 IOb且延伸至导线架Iio的外侧面110s。第二图案化接垫层130的外侧面130s与第一图案化接垫层120 的外侧面120s实质上对齐，例如是共面。此外，第二图案化接垫层130的材质可相似于第一图案化接垫层120，容此不再赘述。如图IA所示，芯片140设于对应的第一凹陷部1111内。本实施例中，芯片140以朝上方位(face-up)设于第一凹陷部1111内，焊线170连接芯片140与第一图案化接垫层 120。如图IA所示，由于芯片140设于第一凹陷部111内，使芯片140与第二图案化接垫层130的接地部133之间距缩短，如此芯片140所产生的热可透过此缩短距离快速地传导至外界。如图IA所示，封装体150包覆芯片140及第一图案化接垫层120且具有外表面 150s。封装体150的外表面150s、第一图案化接垫层120的外侧面120s、导线架110的外侧面IlOs及第二图案化接垫层130的外侧面130s实质上对齐，例如是共面。封装体150可包括酚醛基树脂(Novolac-based resin)、环氧基树脂 (epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体 150亦可包括适当的填充剂，例如是粉状的二氧化硅。如图IA所示，屏蔽膜160覆盖封装体150的外表面150s、第一图案化接垫层120 的外侧面120s、导线架110的外侧面IlOs及第二图案化接垫层130的外侧面130s。屏蔽膜 160的下表面160b则与第二图案化接垫层130实质上对齐，例如是共面。经由屏蔽膜160 的防护，可避免芯片140受到电磁干扰。屏蔽膜160的材料铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成， 其可应用例如是化学蒸镀(Chemical Vapor Deposition, CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成。屏蔽膜160可以是单层或多层材料。以多层结构来说，屏蔽膜160可以是三层结构，其内层不锈钢层、中间层铜层，而外层不锈钢层；或者，屏蔽膜160双层结构，其内层铜层，而其外层不锈钢层。请参照图IB(未绘示焊线)，其绘示图IA的俯视图，其中图IA图IB中沿方向 1A-1A'的剖视图。半导体封装件100的第一图案化接垫层120包括至少一第一接垫121， 第一接垫121的位置对应于第二图案化接垫层130的第二接垫131，使第一接垫121与第二接垫131之间的导线架形同一导电柱。本实施例中，此些第一接垫121的分布呈环形而环绕芯片140。此些第一接垫121 可排列成至少一排而环绕芯片140。本实施例中，第一接垫121块状，另一实施例中，第一接垫121也可以是走线(trace)，其可沿一任意方向(直线或曲线)延伸。如图IB所示，第一图案化接垫层120更包括至少一接地接垫122。经由上述第一凹陷部111与第二凹陷部112所形成的贯孔，使第一接垫121隔离于接地接垫122。本实施例中，此些接地接垫122的分布呈环形而环绕芯片140。此些接地接垫122 可排列成至少一排而环绕芯片140。本实施例中，接地接垫122块状，另一实施例中，接地接垫122也可以是走线，其可沿一任意方向(直线或曲线)延伸。如图IB所示，半导体封装件100的第一图案化接垫层120更包括接地部123。本实施例中，接地部123 —封闭环形结构，其环绕芯片140，其中一接地接垫122连接于接地部 123。另一实施例中，虽然图未绘示，然接地部123 —开放环形结构；或者，虽然图未绘示，然接地部123可使用数个接地接垫122取代。请参照图1C，其绘示图IA的仰视图。第二图案化接垫层130包括数个接地接垫 132，其中接地接垫132延伸至导线架110的外侧面110s。本实施例中，该些接地接垫132 排列成单排或多排而围绕芯片140。本实施例中，接地接垫132块状或长条状，另一实施例中，接地接垫132也可以是走线，其可沿一任意方向(直线或曲线)延伸。如图IC所示，第二图案化接垫层130更包括至少一接地部133，其中接地部133的位置对应芯片140，且接地部133连接于其中一接地接垫1321。本实施例中，接地部133 — 完整结构，其不具有任何镂空图案。另一实施例中，接地部133可以是图案化接地部。此外，一外部接地端(未绘示)可连接于接地部133，使屏蔽膜160可透过接地接垫122(图1A)、导线架110(图1A)及接地部133而与此外部接地端电性连接，在此情况下， 可省略接地接垫132。或者，外部接地端可连接于接地接垫132，使屏蔽膜160可透过接地接垫122(图1A)、导线架110(图1A)及接地接垫132而与此外部接地端电性连接。或者，外部接地端可连接于接地接垫1321，使屏蔽膜160可透过接地接垫122(图1A)、导线架110(图 1A)、接地部133及接地接垫1321而与此外部接地端电性连接。另一实施例中，外部接地端亦可同时连接于接地接垫132 (接地接垫1321及/或其它接地接垫13 及接地部133。如图IC所示，第二图案化接垫层130更包括至少一第二接垫131，其中第二接垫 131与接地接垫132电性隔离。本实施例中，该些第二接垫131排列成单排而环绕芯片140。 本实施例中，第二接垫131块状，另一实施例中，第二接垫131也可以是走线，其可沿一任意方向(直线或曲线)延伸。请参照图2及图3，其绘示依照本发明另一实施例的半导体封装件的仰视图。该些第二接垫131排列成双排而围绕芯片140。图2与图3的半导体封装件的不同点在于，图3 的半导体封装件中的接地接垫132设置密度较图3的半导体封装件高。图2的半导体封装件中的接地接垫132的面积具有至少三种不同大小的设计，而图3的半导体封装件中的接地接垫132的面积则具有至少三种不同大小的设计。请参照图4，其绘示依照本发明另一实施例的半导体封装件的仰视图。该些第二接垫131可排列成超过二排。本实施例中，接地部133(绘示于图幻由数个接地接垫132取代，例如是由图4中的接地接垫1322取代，其中接地接垫1322未连接于屏蔽膜160。一外部接地端(未绘示)可连接于接地接垫1322，使屏蔽膜160可透过接地接垫122 (图1A)、 导线架110(图1A)及接地接垫1322而与此外部接地端电性连接。另一实施例中，接地部 133亦可由数个第二接垫131取代。请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括导线架110、第一图案化接垫层120、第二图案化接垫层130、芯片140、封装体 150、屏蔽膜160、焊线170及接地元件沘0。接地元件280设于第一图案化接垫层120上且具有一外侧面^0s。封装体150 包覆接地元件观0，而屏蔽膜160覆盖接地元件280的外侧面^Os,且屏蔽膜160的下表面 160b与第二图案化接垫层130实质上对齐，例如是共面。本实施例中，接地元件280 —支架，其包括第一部分281及第二部分观2，其中第一部分281连接于第二部分观2。接地元件观0以第一部分281设于第一图案化接垫层120 上，其中第一部分281可透过导电胶或锡膏与第一图案化接垫层120电性连接。部分封装体150填入或填满第一部分与第二部分282之间的空间。此外，接地元件观0的材质包括任何导电性材料，如铜、金、不锈钢、银、镍、铁等金属。另一实施例中，接地元件280可以是其它元件，如锡膏、焊线或导电柱，当接地元件280锡膏，其可采用涂布方式形成，当接地元件280焊线，其可采用打线方式形成，当接地元件280导电柱，其可采用电镀方式形成。请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括导线架110、第一图案化接垫层120、第二图案化接垫层130、芯片140、封装体 150、屏蔽膜160、焊线170及接地元件380。接地元件380设于第一图案化接垫层120上且具有一外侧面380s。封装体150包覆接地元件380，而屏蔽膜160覆盖接地元件380的外侧面380s。本实施例中，接地元件380块状结构，其具有下表面380b，接地元件380的整个下表面380b设于第一图案化接垫层120上，其中下表面380b可透过导电胶或锡膏与第一图案化接垫层120电性连接。另一实施例中，接地元件380亦可为锡膏、焊线或导电柱。此外， 接地元件380的材质可相似于接地元件观0，容此不再赘述。请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括导线架110、第一图案化接垫层120、第二图案化接垫层130、芯片140、封装体 150、屏蔽膜160、焊线170及接地元件沘0。封装体150包覆芯片140、接地元件280及第一图案化接垫层120且具有一外表面，其中该外表面包括第一外侧面150sl及第二外侧面150s2，第一外侧面150sl与第二外侧面150s2间隔一距离。本实施例中，封装体150的第二外侧面150s2、第一图案化接垫层120的外侧面 120s、导线架110的外侧面IlOs与第一图案化接垫层120的外侧面120s实质上对齐，例如是共面。导线架110的外侧面IlOs相对封装体150的第一外侧面150sl往内凹陷。此外， 上述半导体封装件300亦可具有类似结构，容此不再赘述。
接地元件280设于第一图案化接垫层120上且从封装体150的外表面150s露出外侧面^0s。屏蔽膜160覆盖封装体150的第一外侧面150sl及接地元件观0的外侧面 ^Os0屏蔽膜160覆盖封装体150的第一外侧面150sl，因为第一外侧面150sl与第二外侧面150s2并非共面，是故屏蔽膜160经由直接接触接地元件280的外侧面^Os,而电性连接于第一图案化接垫层120。请参照图8，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件500包括导线架110、第一图案化接垫层120、第二图案化接垫层130、芯片140、封装体 150、屏蔽膜160、焊线170及接地元件沘0。封装体150包覆芯片140、接地元件280及第一图案化接垫层120且具有外表面， 其中该外表面包括第一外侧面150sl、第二外侧面150s2、第一上表面150ul及第二上表面 150u2，第一外侧面150sl与第二外侧面150s2间隔一距离，亦即第一外侧面150sl与第二外侧面150s2间隔一第二上表面150u2的距离。本实施例中，封装体150的第二外侧面150s2、第一图案化接垫层120的外侧面 120s、导线架110的外侧面IlOs与第一图案化接垫层120的外侧面120s实质上对齐，例如是共面。封装体150的第一外侧面150sl相对导线架110的外侧面IlOs往内凹陷。此外， 上述半导体封装件300亦可具有类似结构，容此不再赘述。屏蔽膜160覆盖封装体150的第一上表面150ul、第一外侧面150sl与第二上表面 150u2,因为封装体150的第一外侧面150sl相对导线架110的外侧面IlOs往内凹陷一第二上表面150u2的距离，是故屏蔽膜160经由直接接触接地元件280的外侧面^Os,而电性
连接于第一图案化接垫层120。接地元件280设于第一图案化接垫层120上且从封装体150的外表面150s露出外侧面^0s。屏蔽膜160覆盖封装体150的第一外侧面150sl及接地元件观0的外侧面 ^Os0另一实施例中，图8的接地元件280可使用接地元件380取代。请参照图9A至91，其绘示图IA的半导体封装件的制造过程图。如图9A所示，提供电性承载板110’，其中电性承载板110’具有上表面IlOu以及与上表面IlOu相对的下表面110b。如图9B所示，形成第一图案化接垫层120于电性承载板110，的上表面110u，其中，第一图案化接垫层120包括至少一第一接垫121及至少一接地接垫122，且部分电性承载板110’的上表面IlOu从第一图案化接垫层120露出。形成第一图案化接垫层120的其中一个方法中包括可采用例如是微影工艺，形成一图案化光阻层于电性承载板110’的上表面IlOu上；然后，可采用例如是电镀方法，形成一导电材料于图案化光阻层的镂空图案内，以形成第一图案化接垫层120，其中导电材料多层结构或单层结构。以多层结构为例，第一图案化接垫层120的材质选自于镍、钯、金及其其组合所构成的群组。以单层结构为例，第一图案化接垫层120的材质例如是镍或金。如图9B所示，形成第二图案化接垫层130于电性承载板110’的下表面110b，部分电性承载板110’的下表面IlOb从第二图案化接垫层130露出。第二图案化接垫层130包括至少一第二接垫131、至少一接地接垫132及接地部133，其中第二接垫131的位置与第一接垫121对应，而接地部133连接于该些接地接垫132的至少一者(图1B)。此外，形成第二图案化接垫层130的方法相似于形成第一图案化接垫层120的方法，容此不再赘述。本实施例中，第二图案化接垫层130与第一图案化接垫层120于同一工艺中一并形成。另一实施例中，第二图案化接垫层130与第一图案化接垫层120可于不同工艺中分别形成。如图9C所示，可采用例如是化学蚀刻方法，形成数个第一凹陷部111于从第一图案化接垫层120露出的电性承载板110’。本实施例中，第一凹陷部111半蚀刻凹部，其未贯穿电性承载板110’。第一图案化接垫层120可做为蚀刻阻挡层，故被第一图案化接垫层120覆盖的电性承载板110’不会被蚀刻。由于化学蚀刻方法，第一凹陷部111的内侧面形成弧面。当采用其它方法形成第一凹陷部111时，第一凹陷部111的内侧面可以不是弧面。相较于以冲压方法形成第一凹陷部111，本实施例采用蚀刻方法所形成的第一凹陷部111，其尺寸较小，且相邻二第一凹陷部111的间距较小，使半导体封装件100的尺寸可以缩小。如图9D所示，可采用例如是表面黏贴技术(SMT)，设置芯片140于对应的第一凹陷部1111内，其中芯片140透过黏贴层141设于第一凹陷部1111内，且芯片140的位置对应接地部133。本实施例中，接地部133 —完整结构，其不具有任何镂空图案，如此使接地部133与导线架110接触的面积大，而可将芯片140的产生的热快速地传导至外界。本实施例中，数个接地接垫122的分布呈环形而环绕芯片140，且接地接垫132的分布呈环形而环绕芯片140。如图9E所示，可采用例如是打线技术，以至少一焊线170连接第一图案化接垫层 120与芯片140。如图9F所示，可采用例如是压缩成型(compression molding)、注射成型 (injection molding)或转注成型(transfer molding)，形成封装体150包覆芯片140及第一图案化接垫层120且填满第一凹陷部111。如图9G所示，可采用例如是化学蚀刻方法，形成数个第二凹陷部112于从第二图案化接垫层130露出的电性承载板110’，使电性承载板110’形成导线架110，其中各第二凹陷部112延伸至对应的第一凹陷部111，以露出封装体150。如图9H所示，可采用例如是刀具或激，形成至少一切割道P经过封装体150、 第一图案化接垫层120、导线架110及第二图案化接垫层130，使封装体150形成外侧面 150s2(外侧面150s2外表面150s的一部分)、第一图案化接垫层120形成外侧面120s、导线架110形成外侧面IlOs及第二图案化接垫层130形成外侧面130s。此种切割方式称为” 全穿切(full-cut)，，。切割道P经过第一图案化接垫层120的接地接垫122及第二图案化接垫层130的接地接垫132，上述外侧面120s即接地接垫122的外侧面，而外侧面130s即接地接垫132 的外侧面。在切割前，可设置图9G的封装结构于一具有黏贴层的载板190上。切割道P可经过部分载板190，以切断封装体150、第一图案化接垫层120、导线架110及第二图案化接垫层 130。如图91所示，可采用例如是化学蒸镀(Chemical Vapor D印osition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积 (vacuum deposition)技术，形成屏蔽膜160覆盖封装体150的外表面150s、第一图案化接垫层120的外侧面120s、导线架110的外侧面IlOs及第一图案化接垫层120的外侧面 120s，使屏蔽膜160电性连接第一图案化接垫层120、导线架110及第二图案化接垫层130。 至此，形成至少一如图IA所示的半导体封装件100。请参照图10A至10G，其绘示图5的半导体封装件的制造过程图。如图10A所示，可采用例如是表面黏贴技术，设置至少一接地元件280于第一图案化接垫层120上。如图10B所示，设置至少一芯片140于对应的第一凹陷部1111内，其中芯片140 透过黏贴层141设于第一凹陷部1111内。如图10C所示，可采用例如是打线技术，以至少一焊线170连接第一图案化接垫层 120与芯片140。如图10D所示，可采用例如是压缩成型、注射成型或转注成型，形成封装体150包覆芯片140、接地元件280及第一图案化接垫层120且填满第一凹陷部111。如图10E所示，可采用例如是化学蚀刻方法，形成数个第二凹陷部112于从第二图案化接垫层130露出的电性承载板110’，使电性承载板110’形成导线架110，其中第二凹陷部112延伸至对应的第一凹陷部111，以露出封装体150。如图10F所示，可采用例如是刀具或激，形成至少一切割道P经过封装体150、接地元件观0、导线架110、第一图案化接垫层120及第二图案化接垫层130，使第一图案化接垫层120形成外侧面120s、接地元件280形成外侧面^0s、导线架110形成外侧面IlOs及第二图案化接垫层130形成外侧面130s。此种切割方式称为”全穿切”。如图10G所示，可采用例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积技术，形成屏蔽膜160覆盖封装体150的外表面150s、接地元件观0的外侧面^0s、第一图案化接垫层120的外侧面120s、导线架110的外侧面IlOs及第一图案化接垫层120的外侧面120s，使屏蔽膜160电性连接第一图案化接垫层120、导线架110及第二图案化接垫层 130。至此，形成至少一如图5所示的半导体封装件200。请参照图IlA至11B，其绘示图7的半导体封装件的制造过程图。如图IlA所示，形成至少一第一切割道Pl经过第二图案化接垫层130、导线架110 及第一图案化接垫层120且选择性地经过接地元件观0的一部分，以切断第二图案化接垫层130、导线架110及第一图案化接垫层120，但不切断图IlA的整个封装结构，此种切割方式称为”半穿切(half-cut)”。本实施例中，第一切割道Pl未经过接地元件观0。另一实施例中，第一切割道Pl 可经过接地元件观0的一部分。当接地元件观0以接地元件380取代时，第一切割道Pl可经过接地元件380的一部分，然亦可不经过接地元件380。第一切割道Pl形成后，封装体150形成第二外侧面150s2、第一图案化接垫层120 形成外侧面120s、导线架110形成外侧面110s，而第一图案化接垫层120形成外侧面120s， 其中，第二外侧面150s2、外侧面120s、外侧面IlOs与外侧面120s实质上对齐，例如是共
如图IlB所示，形成至少一第二切割道P2经过封装体150及接地元件观0，使接地元件280形成外侧面^Os,而封装体150形成第一外侧面150sl。由于第二切割道P2的宽度W2小于第一切割道Pl的宽度Wl，故导线架110的外侧面IlOs相对封装体150的第一外侧面150sl往内凹陷。然后，形成如图7的屏蔽膜160覆盖封装体150的外表面150s及接地元件观0的外侧面^Os,至此，形成至少一如图7所示的半导体封装件400。本实施例中，第一切割道Pl比第二切割道P2先形成。另一实施例中，第二切割道 P2可比第一切割道Pl先形成。本实施例中，第二切割道P2的宽度W2小于第一切割道Pl的宽度Wl。另一实施例中，第二切割道P2的宽度W2可大于第一切割道Pl的宽度W1，如此可形成图8的半导体封装件500。综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
1.一种半导体封装件，包括一导线架，具有数个第一凹陷部、数个第二凹陷部、一外侧面、一上表面以及与该上表面相对的一下表面，该些第一凹陷部从该上表面往该下表面的方向延伸，该些第二凹陷部从该下表面延伸至该些第一凹陷部；一第一图案化接垫层，形成于该导线架的该上表面且延伸至该导线架的该外侧面且具有一外侧面；一第二图案化接垫层，形成于该导线架的该下表面且延伸至该导线架的该外侧面且具有一外侧面；一芯片，设于对应的该第一凹陷部内；一封装体，包覆该芯片及该第一图案化接垫层且具有一外表面；以及一屏蔽膜，覆盖该封装体的该外表面、该第一图案化接垫层的该外侧面、该导线架的该外侧面及该第二图案化接垫层的该外侧面。
2.如权利要求1所述的半导体封装件，其中各该第一凹陷部及各该第二凹陷部半蚀刻凹部。
3.如权利要求1所述的半导体封装件，其中该第二图案化接垫层包括一接地接垫，其中该第二图案化接垫层的该接地接垫延伸至该导线架的该外侧面，该接地接垫环绕该芯片。
4.如权利要求3所述的半导体封装件，其中该第二图案化接垫层更包括 一接地部，该接地部的位置对应该芯片，且该接地部连接于该接地接垫。
5.如权利要求1所述的半导体封装件，其中该第一图案化接垫层包括一第一接垫，而该第二图案化接垫层包括一第二接垫，该第一接垫的位置对应于该第二接垫。
6.如权利要求1所述的半导体封装件，其中该封装体的该外表面、该第一图案化接垫层的该外侧面、该导线架的该外侧面及该第二图案化接垫层的该外侧面实质上对齐。
7.如权利要求1所述的半导体封装件，更包括一接地元件，设于该第一图案化接垫层上且具有一外侧面；其中，该封装体更包覆该接地元件且该屏蔽膜覆盖该接地元件的该外侧面。
8.如权利要求7所述的半导体封装件，其中该接地元件包括 一第一部分；以及一第二部分，该第二部分连接于该第一部分，该接地元件以该第一部分设于该第一图案化接垫层上，部分该封装体填入该第一部分与该第二部分之间的空间。
9.如权利要求7所述的半导体封装件，其中该接地元件一块状结构且具有一下表面， 该接地元件的整个该下表面设于该第一图案化接垫层上。
10.一种半导体封装件，包括一导线架，具有数个第一凹陷部、数个第二凹陷部、一外侧面、一上表面以及与该上表面相对的一下表面，该些第一凹陷部从该上表面往该下表面的方向延伸，该些第二凹陷部从该下表面延伸至该些第一凹陷部；一第一图案化接垫层，形成于该导线架的该上表面且延伸至该导线架的该外侧面且具有一外侧面；一第二图案化接垫层，形成于该导线架的该下表面且延伸至该导线架的该外侧面且具有一外侧面；一芯片，设于对应的该第一凹陷部内；一封装体，包覆该芯片及该第一图案化接垫层且具有一外表面； 一接地元件，设于该第一图案化接垫层上且从该封装体的该外表面露出；以及一屏蔽膜，覆盖该封装体的该外表面及露出的该接地元件。
11.如权利要求10所述的半导体封装件，其中各该第一凹陷部及各该第二凹陷部半蚀刻凹部。
12.如权利要求10所述的半导体封装件，其中该第二图案化接垫层包括一接地接垫， 其中该第一图案化接垫层的该接地接垫延伸至该导线架的该外侧面。
13.如权利要求12所述的半导体封装件，其中该第二图案化接垫层包括 一接地部，该接地部的位置对应该芯片，且该接地部连接于该接地接垫。
14.如权利要求10所述的半导体封装件，其中该第一图案化接垫层包括一第一接垫， 而该第二图案化接垫层包括一第二接垫，该第一接垫的位置对应于该第二接垫。
15.如权利要求10所述的半导体封装件，其中该第一图案化接垫层的该外侧面、该导线架的该外侧面与该第二图案化接垫层的该外侧面实质上对齐，而该封装体的该外表面与该导线架的该外侧面相隔一距离。
16.如权利要求10所述的半导体封装件，其中该接地元件包括 一第一部分；以及一第二部分，该第二部分连接于该第一部分，该接地元件以该第一部分设于该第一图案化接垫层上，部分该封装体填入该第一部分与该第二部分之间的空间。
17.如权利要求10所述的半导体封装件，其中该接地元件一块状结构，且具有一下表面，该接地元件的整个该下表面设于该第一图案化接垫层上。
18.一种半导体封装件的制造方法，包括提供一电性承载板，该电性承载板具有一上表面及与该上表面相对的一下表面； 形成一第一图案化接垫层于该电性承载板的该上表面上，其中部分该电性承载板从该第一图案化接垫层露出；形成一第二图案化接垫层于该电性承载板的该下表面，其中部分该电性承载板从该第二图案化接垫层露出；形成数个第一凹陷部于从该第一图案化接垫层露出的该电性承载板；设置一芯片于对应的该第一凹陷部内；形成一封装体包覆该芯片及该第一图案化接垫层；形成数个第二凹陷部于从该第二图案化接垫层露出的该电性承载板，以形成一导线架，其中各该第二凹陷部延伸至对应的该第一凹陷部；形成至少一切割道经过该封装体、该第一图案化接垫层及该第二图案化接垫层，使该第一图案化接垫层、该导线架及该第二图案化接垫层各形成一外侧面；以及形成一屏蔽膜覆盖该封装体的一外表面、该第一图案化接垫层的该外侧面、该导线架的该外侧面及该第二图案化接垫层的该外侧面。
19.如权利要求18所述的制造方法，其中形成该些第一凹陷部于从该第一图案化接垫层露出的该电性承载板的该步骤以蚀刻方法完成。
20.如权利要求18所述的制造方法，其中形成该些第二凹陷部于从该第二图案化接垫层露出的该电性承载板的该步骤以蚀刻方法完成。
21.如权利要求18所述的制造方法，其中于形成该第二图案化接垫层于该电性承载板的该下表面的该步骤中，该第二图案化接垫层包括一接地接垫，该接地接垫环绕该半导体芯片；于形成该至少一切割道经过该封装体、该第一图案化接垫层及该第二图案化接垫层的该步骤中，该至少一切割道经过该第二图案化接垫层的该接地接垫。
22.如权利要求21所述的制造方法，其中于形成该第二图案化接垫层于该导线架的该下表面的该步骤中，该第二图案化接垫层包括一接地部，该接地部连接于该接地接垫；于设置该芯片于对应的该第一凹陷部内的该步骤中，该芯片的位置对应该接地部。
23.如权利要求18所述的制造方法，其中于形成该第一图案化接垫层于该电性承载板的该上表面的该步骤中，该第一图案化接垫层包括一第一接垫；于形成该第二图案化接垫层于该电性承载板的该下表面的该步骤中，该第二图案化接垫层包括一第二接垫，该第二接垫的位置对应于该第一接垫。
24.如权利要求18所述的制造方法，更包括 设置一接地元件于该第一图案化接垫层上；于形成该封装体包覆该芯片及该第一图案化接垫层的该步骤中，该封装体更包覆该接地元件；于形成该至少一切割道经过该封装体、该第一图案化接垫层及该第二图案化接垫层的该步骤中，该至少一切割道更经过该接地元件。
25.一种半导体封装件的制造方法，包括提供一电性承载板，该电性承载板具有一上表面以及与该上表面相对的一下表面； 形成一第一图案化接垫层于该电性承载板的该上表面上，其中部分该电性承载板从该第一图案化接垫层露出；形成一第二图案化接垫层于该电性承载板的该下表面，其中部分该电性承载板从该第二图案化接垫层露出；形成数个第一凹陷部于从该第一图案化接垫层露出的该电性承载板； 设置一接地元件于该第一图案化接垫层上； 设置一芯片于对应的该第一凹陷部内； 形成一封装体包覆该芯片及该第一图案化接垫层；形成数个第二凹陷部于从该第二图案化接垫层露出的该电性承载板，以形成一导线架，其中各该第二凹陷部延伸至对应的该第一凹陷部；形成至少一第一切割道经过该第二图案化接垫层、该导线架及该第一图案化接垫层且选择性地经过该接地支架的一部分，以切断该第二图案化接垫层、该导线架及该第一图案化接垫层；形成至少一第二切割道经过该封装体且及该接地元件，使该接地元件形成一外侧面；以及形成一屏蔽膜覆盖该封装体的一外表面及该接地元件的该外侧面。
26.如权利要求25所述的制造方法，其中形成该些第一凹陷部于从该第一图案化接垫层露出的该电性承载板的该步骤以蚀刻方法完成。
27.如权利要求25所述的制造方法，其中形成该些第二凹陷部于从该第二图案化接垫层露出的该电性承载板的该步骤以蚀刻方法完成。
28.如权利要求25所述的制造方法，其中于形成该第二图案化接垫层于该导线架的该下表面的该步骤中，该第二图案化接垫层包括一接地接垫，该接地接垫呈环绕状；于形成该至少一切割道的该步骤中，该至少一切割道经过该接地接垫。
29.如权利要求观所述的制造方法，其中于形成该第二图案化接垫层于该导线架的该下表面的该步骤中，该第二图案化接垫层包括一接地部，该接地部连接于该接地接垫；于设置该芯片于对应的该第一凹陷部内的该步骤中，该芯片的位置对应该接地部。
30.如权利要求25所述的制造方法，其中于形成该第一图案化接垫层于该导线架的该上表面的该步骤中，该第一图案化接垫层包括一第一接垫；于形成该第二图案化接垫层于该导线架的该下表面的该步骤中，该第二图案化接垫层包括一第二接垫，其中该第二接垫的位置对应于该第一接垫。
全文摘要
半导体封装件包括导线架、第一图案化接垫层、第二图案化接垫层、芯片、封装体及屏蔽膜。导线架具有数个第一凹陷部、数个第二凹陷部、外侧面、上表面与下表面。第一凹陷部从上表面往下表面的方向延伸，第二凹陷部从下表面延伸至第一凹陷部。第一图案化接垫层形成于导线架的上表面且延伸至导线架的外侧面。第二图案化接垫层形成于导线架的下表面且延伸至导线架的外侧面。芯片设于对应的第一凹陷部内。封装体包覆芯片及第一图案化接垫层。屏蔽膜覆盖封装体的外表面、第一图案化接垫层的外侧面、导线架的外侧面及第二图案化接垫层的外侧面。
文档编号H01L21/48GK102569242SQ20121002640
公开日2012年7月11日 申请日期2012年2月7日 优先权日2012年2月7日
发明者锺启生, 陈建成 申请人:日月光半导体制造股份有限公司