专利名称：反及闸型快闪存储装置的制造方法
技术领域：
本发明系有关于一种非挥发性存储装置，特别是有关于一种反及闸型(NANDtype)快闪存储装置的制造方法。
背景技术：
快闪存储器具有面积小、省电、高速和低操作电压等优点，因而广泛地运用于非挥发存储器技术中。反及闸型(NAND type)快闪存储器是快闪存储器的一种类型，其因具有大容量、耐撞击、杂讯少及轻薄短小等优点而成为数位相机、行动电话、印表机、个人数位助理(PDA)等产品的重要元件。在现行的反及闸型快闪存储装置制作中，为了将周边逻辑电路的高压及低压操作元件(即晶体管)制作整合于存储单元阵列的制作，高压及低压操作元件的栅极与每一存储单元的浮置栅极必须使用相同导电型(例如，η型)的掺杂的半导体层作为材料。如此一来，对于P型低压操作元件来说，会降低元件本身的电特性及效能。再者，由于低压操作元件的栅极介电层的厚度必须受限于存储单元的穿隧氧化(tunnel oxide)层的厚度。如此一来，并无法藉由降低低压操作元件的栅极介电层的厚度来提升元件本身的电特性及效倉泛。因此，有必要寻求一种反及闸型快闪存储装置的制造方法，其能够改善或解决上述问题。
发明内容
本发明一实施例提供一种反及闸型快闪存储装置的制造方法，包括:提供一半导体基底，其具有一第一区及邻接第一区的一第二区及一第三区；在半导体基底上形成一第一栅极氧化层，其中对应于第一及第二区的第一栅极氧化层具有一第一厚度，而对应于第三区的第一栅极氧化层具有大于第一厚度的一第二厚度；在第二及第三区的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层，且露出位于第一区的第一栅极氧化层；对露出的第一栅极氧化层进行氧化处理，以形成具有一第三厚度的一第二栅极氧化层，其中第三厚度不同于第一及第二厚度；在第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层；以及在第一栅极层、第二栅极层及栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。
图1A至图1J系绘示出根据本发明一实施例的反及闸型快闪存储装置的制造方法剖面示意图。主要元件符号说明:10 第一区；20a 第二区；
20b 第三区；Tl 第一厚度；T2 第二厚度；Τ3 第三厚度；100 半导体基底；102、102a、102b 第一栅极氧化层；104、122 半导体层；104a 第一栅极层；104b 第二栅极层；106 掩膜图案层；108 掩膜间隙壁；110 第二栅极氧化层；112 第三栅极层；112a 未掺杂的半导体层；112b 掺杂的半导体层；114 硬式掩膜层；116、117 开口；118 隔离结构；120 介电层；122a 第四栅极层；122b 第五栅极层；122c 第六栅极层；124、126、128 栅极间隙壁；130、140、142 金属硅化物层
具体实施例方式以下说明本发明实施例的反及闸型快闪存储装置的制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。图1A至图1J系绘示出根据本发明一实施例的反及闸型快闪存储装置的制造方法剖面示意图。请参照图1A及图1B，提供一半导体基底100，例如一硅基底或其他半导体材料基底。半导体基底100具有一第一区10以及邻接第一区10的一第二区20a及一第三区20b。在本实施例中，第一区可作为反及闸型快闪存储装置的一单元阵列(cell array)区。再者，第二区20a及第三区20b可作为反及闸型快闪存储装置的一周边电路区。在一实施例中，第二区20a可位于第一区10与第三区20b之间，其中第二区20a可为低压操作元件区，而第三区20b可为高压操作元件区。接着，在半导体基底100上形成一第一栅极氧化层102，例如氧化硅层，其中对应于第一区10及第二区20a的第一栅极氧化层102具有一第一厚度Tl。再者，对应于第三区20b的第一栅极氧化层102具有大于第一厚度Tl的一第二厚度T2，如图1A所示。举例来说，第一厚度Tl可在30至50埃(A)的范围，而第二厚度T2可在300至500埃的范围。接下来，在第一栅极氧化层102上形成一半导体层104，例如是未掺杂的多晶硅层或是其他适当的半导体材料层，以供后续在周边电路区中制作高压及低压操作元件的栅极之用。在半导体层104上形成一掩膜层(未绘示)，例如氮化硅层。接着，利用习知光刻及蚀刻技术来图案化掩膜层，以在第二区20a及第三区20b的半导体层104上形成一掩膜图案层106,而露出位于第一区10的半导体层104。接下来，请参照图1B，可利用掩膜图案层106作为蚀刻掩膜，以进一步去除露出的半导体层104，而露出位于第一区10的第一栅极氧化层102，且在第二区20a及第三区20b的第一栅极氧化层102上分别形成一第一栅极层104a及一第二栅极层104b。请参照图1C，在图1B的结构上顺应性形成一掩膜层(未绘示)，例如氮化硅层。对掩膜层实施一非等向性(anisotropic)蚀刻，以在第二区20a的半导体层(即第一栅极层104a)的侧壁上形成一掩膜间隙壁108。之后，对露出的第一栅极氧化层102进行氧化处理，例如热氧化处理，以在第一区10形成具有一第三厚度T3的一第二栅极氧化层110，其中第三厚度T3不同于第一厚度Tl及第二厚度T2(标示于图1Α)。在本实施例中，第三厚度Τ3大于第一厚度Tl且小于第二厚度Τ2。举例来说，第三厚度Τ3可在70至80埃的范围。第二栅极氧化层110系作为单元阵列区中每一存储单元的穿遂氧化(tunnel oxide)层材料。如此一来，第二区20a的第一栅极氧化层102的厚度(即，第一厚度Tl)可不受限于第二栅极氧化层110的厚度(即，第三厚度T3)。接下来，请参照图1D，在去除图1C中的掩膜图案层106及掩膜间隙壁108之后，在第二栅极氧化层110 (即穿遂氧化层)上形成一第三栅极层112，以供后续在单元阵列区中制作存储单元的浮置栅极(floating gate, FG)之用。第三栅极层112可为一单层或一多层结构。在一实施例中，可在第一栅极层104a、第二栅极层104b及第二栅极氧化层110上依序形成一未掺杂的半导体层112a(例如，未掺杂的多晶娃层)及一掺杂的半导体层112b(例如，η型掺杂的多晶硅层)。之后，可利用习知光刻及蚀刻技术来图案化未掺杂半导体层112a及一掺杂的半导体层112b，以去除位于第一栅极层104a、第二栅极层104b上的未掺杂的半导体层112a及一掺杂的半导体层112b，而在第二栅极氧化层110形成具有多层结构的第三栅极层112。请参照图1E，在第一栅极层104a、第二栅极层104b及第三栅极氧化层112上依序形成一硬式掩膜(hard mask)层114及一光阻层(未绘示)。之后，可透过习知光刻及蚀刻制程，在硬式掩膜层114内形成用以定义隔离区的开口 116。接着，依序蚀刻开口 116下方的栅极层(例如，第一栅极层104a、第二栅极层104b及第三栅极氧化层112)、栅极氧化层(例如，第一栅极氧化层102及第二栅极氧化层110)以及半导体基底100，以在半导体基底100内形成复数个开口 117。开口 117系供后续形成隔离结构之用。位于开口 117之间的区域系作为主动区(active area, AA)。需注意的是图1E所示的剖面是垂直每一存储单元的位元线方向(或平行于每一存储单元的字元线方向)。请参照图1F，在去除硬式掩膜层114之后，可透过习知沉积技术，例如化学气相沉积(chemical vapor deposition, CVD),在每一开口 117内及其上方形成一介电材料，例如氧化娃，以形成隔离结构118 (例如，浅沟槽隔离(shallowtrench isol ation,STI))。接着，在位于第一区10的浮置栅极(B卩，第三栅极层112)的上表面及侧壁以及位于第一区10的隔离结构118的上表面顺应性形成一介电层120，以作为栅极间介电(inter-gate dielectric)层。在一实施例中，介电层120可包括一氧化层-氮化层-氧化层(oxide-nitride-oxide, ΟΝΟ)结构。接下来，请参照图1G及图1G-1，在图1F所示的结构上形成一半导体层122，例如是未掺杂的多晶硅层或是其他适当的半导体材料层，以供后续在周边电路区中制作高压及低压操作元件的栅极以及在单元阵列区中制作控制栅极(control gate,CG)之用。此处需注意的是图1G-1所示的剖面是平行每一存储单元的位元线方向(或垂直于每一存储单元的字元线方向)。接下来，请参照图1H，其中所示的剖面是平行每一存储单元的位元线方向(或垂直于每一存储单元的字元线方向)。可透过习知光刻及蚀刻制程来图案化半导体层122及其下方的栅极层(例如，第一栅极层104a、第二栅极层104b及第三栅极氧化层112)以及栅极间介电层120，以在第一栅极层104a、第二栅极层104b及栅极间介电层120上分别形成一第四栅极层122a、一第五栅极层122b及一第六栅极层122c。在本实施例中，第六栅极层122c系作为控制栅极，而控制栅极下方的第三栅极氧化层112系作为浮置栅极。之后，可去除隔离结构118上部分的介电材料以及位于栅极层(例如，第一栅极层104a、第二栅极层104b及第三栅极氧化层112)外侧的栅极氧化层(例如，第一栅极氧化层102及第二栅极氧化层110)，以露出半导体基底100的表面。在本实施例中，位于第一栅极层104a及第四栅极层122a系作为低压操作元件的栅极，而第一栅极层104a下方的第一栅极层102a则作为低压操作元件的栅极氧化层。再者，位于第二栅极层104b及第五栅极层122b系作为高压操作元件的栅极，而第二栅极层104b下方的第一栅极层102b则作为高压操作元件的栅极氧化层。接下来，请参照图1I，在图1H的结构上顺应性形成一介电层(未绘示)，例如氧化硅层。接着，非等向性蚀刻介电层，以分别在第一区10、第二区20a及第三区20b形成栅极间隙壁124、126及128。接下来，请参照图1J，可对图1I的结构进行η型及/或P型离子布值，以分别在第一区10、第二区20a及第三区20b中形成具有所需导电型的栅极以及对应这些栅极的源极/汲极区(未绘示)。如此一来，便完成本实施例的反及闸型快闪存储装置的制作。在其他实施例中，可透过习知金属硅化制程，在第四栅极层122a、第五栅极层122及第六栅极层122c上对应形成一金属硅化物层130，且在绝缘间隙壁126及128外侧的半导体基底100上分别形成金属硅化物层140及142。金属硅化物层可有效降低元件与内连线之间的接触电阻。在一实施例中，金属娃化物层130、140及142可包括娃化钴(CoSix)。根据上述实施例，由于用于制造低压操作元件的栅极的掺杂的半导体层不同于制造存储单元的浮置栅极的掺杂的半导体层，因此低压操作元件的栅极与存储单元的浮置栅极可具有不同的导电型，进而避免降低低压操作元件的电特性及效能。再者，由于低压操作元件的栅极氧化层的厚度可不受限于存储单元的穿隧氧化层的厚度，因此可藉由降低低压操作元件的栅极层的厚度来提升低压操作元件的电特性及效能。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当以本发明的权利要求范围所界定者为准。
权利要求
1.一种反及闸型快闪存储装置的制造方法，其特征在于，所述的方法包括: 提供一半导体基底，其具有一第一区及邻接该第一区的一第二区及一第三区； 在所述的半导体基底上形成一第一栅极氧化层，其中对应于所述的第一及所述的第二区的所述的第一栅极氧化层具有一第一厚度，而对应于所述的第三区的所述的第一栅极氧化层具有大于所述的第一厚度的一第二厚度； 在所述的第二及所述的第三区的所述的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层，且露出位于所述的第一区的所述的第一栅极氧化层； 对所述的露出的所述的第一栅极氧化层进行氧化处理，以形成具有一第三厚度的一第二栅极氧化层，其中所述的第三厚度不同于所述的第一及所述的第二厚度； 在所述的第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层；以及 在所述的第一栅极层、所述的第二栅极层及所述的栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。
2.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的方法更包括在所述的第四、所述的第五及所述的第六栅极层上对应形成一金属硅化物层。
3.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的第一区系所述的反及闸型快闪存储装置的一单元阵列区且所述的第二及所述的第三区系所述的反及闸型快闪存储装置的一周边电路区。
4.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，形成所述的第一及所述的第二栅极层的步骤更包括: 在所述的第一栅极氧化层上形成一半导体层； 在所述的第二及所述的第三区的所述的半导体层上形成一掩膜图案层，以露出位于所述的第一区的所述的半导体层；以及 去除所述的露出的所述的半导体层。
5.如权利要求4所述的反及闸型快闪存储装置的制造方法，其特征在于，在进行所述的氧化处理之前，更包括在第二区的所述的半导体层的侧壁上形成一掩膜间隙壁。
6.如权利要求5所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的掩膜层及所述的掩膜间隙壁系由氮化硅所构成。
7.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的第三厚度大于所述的第一厚度且小于所述的第二厚度。
8.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的第三栅极层包括一未掺杂半导体层及一掺杂的半导体层。
9.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的栅极间介电层包括一氧化层-氮化层-氧化层结构。
10.如权利要求1所述的反及闸型快闪存储装置的制造方法，其特征在于，所述的第四、所述的第五及所述的第六栅极层由图案化一半导体层所构成。
全文摘要
本发明揭示一种反及闸型快闪存储装置的制造方法。在具有第一、第二及第三区的半导体基底上形成一第一栅极氧化层，其中对应于第一及第二区的第一栅极氧化层具有第一厚度，而对应于第三区的第一栅极氧化层具有第二厚度。在第二及第三区的第一栅极氧化层上分别形成一第一栅极层及一第二栅极层。对第一区的第一栅极氧化层进行氧化处理，以形成具有第三厚度的一第二栅极氧化层。在第二栅极氧化层上依序形成一第三栅极层及一栅极间介电层。在第一栅极层、第二栅极层及栅极间介电层上分别形成一第四栅极层、一第五栅极层及一第六栅极层。
文档编号H01L21/8247GK103208459SQ20121006512
公开日2013年7月17日 申请日期2012年1月13日 优先权日2012年1月13日
发明者蒋汝平, 廖修汉 申请人:华邦电子股份有限公司