专利名称：半导体器件制造方法以及半导体器件的制作方法
技术领域：
本申请涉及半导体器件制造方法以及半导体器件。
背景技术：
近年来，作为形成半导体器件的布线结构的方法，例如日本未审查专利申请公开No. 2010-80525 中公开的方法，以及 Jon Reid 和 JianZhou 的 “Electrofill Challengesand Directions for Future Device Generations，，，Advanced MetallizationConference, 2007, Japan/AsiaSession, 26-27 页中描述的方法是已知的。日本未审查专利申请公开No. 2010-80525描述了ー种方法，该方法包括如下步骤在其表面上包括凹部的晶圆的凹部的至少底表面和侧壁上形成Cu籽晶膜；形成Ru膜或TEOS膜以暴露位于凹部的底表面上的至少一部分Cu籽晶膜，且Ru膜或TEOS膜覆盖位于凹部的侧壁上的一部分Cu籽晶膜；为&1籽晶膜提供电流；通过电镀方法形成Cu镀膜，从而使Cu镀膜沉积在其上则形成有Ru膜的凹部中；对Cu镀膜执行热处理，且随后选择性移除Ru膜或TEOS膜。日本未审查专利申请公开No. 2010-80525描述了方法能防止电镀在凹部侧壁上生长，且由此减少空隙(void)的产生。Jon Reid和 Jian Zhou 的，Tilectrofill Challenges and Directions for FutureDevice Generations”,Advanced Metallization Conference,2007,Japan/Asia Session,26-27页描述了ー种利用薄膜形成促进剂和大分子薄膜形成抑制剂来借助Cu填充高深宽比沟槽的技术。
发明内容
但是，JonReid 和 Jian Zhou 的，，Electrofill Challenges and Directions forFuture Device Generations，，， Advanced Metallization Conference,2007, Japan/AsiaSession，26-27页中公开的技术需要用于薄膜形成促进剂和薄膜形成抑制剂的副反应的エ艺，因此该技术不适于エ业制造。而且，当半导体器件的小型化发展且沟槽的开ロ尺寸变小时，开ロ会在Cu沉积到沟槽底表面上之前封闭，从而产生空隙。而且，日本未审查专利申请公开No. 2010-80525中描述的技术在开ロ部(凹部)的整个侧壁上形成诸如Ru膜或TEOS膜的电镀阻挡膜，且籽晶膜暴露在开ロ的底表面上以及开ロ部之外的场部(fieldportion)。因此，开ロ部的底表面上的镀膜的膜形成速度与场部上的镀膜的膜形成速度相同。但是，场部上的镀膜各向异性生长，因此镀膜接近开ロ部生长。因此，当开ロ部的深宽比较高时，从场部开始生长的电镀到达开ロ部并在电镀从底表面到达开ロ部的上端之前封闭开ロ部的上端，因此不能防止产生空隙。
因此仍然需要能可靠地防止产生空隙的形成精细布线的技木。根据本发明的ー个方面，提供一种半导体器件制造方法，包括在形成在绝缘膜上开ロ部的底表面和侧壁上以及除开ロ部之外的绝缘膜上形成包括第一金属的籽晶膜；在籽晶膜上形成掩膜并用掩膜填充开ロ部；移除一部分掩膜，同时保留在形成在开ロ部的底表面上的籽晶膜上的掩膜，并暴露形成在开ロ部的侧壁的上部上以及除开ロ部之外的绝缘膜上的籽晶膜；在位于开ロ部的侧壁的上部上以及除开ロ部之外的绝缘膜上的籽晶膜上形成包括第二金属的覆盖膜，该第二金属的电阻率高于第一金属的电阻率；在形成覆盖膜之后通过移除开ロ部上保留的掩膜而暴露籽晶膜；以及在暴露的籽晶膜上形成包括第一金属的镀膜。根据本发明的另一方面，提供一种半导体器件，包括形成在绝缘膜上的开ロ部、以及内置(built-in)布线，该内置布线包括具有第一金属作为主要成分并沉积在开ロ部中的布线膜，其中布线膜还包括第二金属，该第二金属的电阻率高于第一金属的电阻率，且开ロ部的上部中的布线膜中的第二金属的密度高于开ロ部的下部中的布线膜中的第二金属 的密度。根据本发明的该方面，通过形成籽晶膜而使覆盖膜形成在开ロ部的侧壁上部上以及除开ロ部之外的绝缘膜(场部)上，且随后在形成镀膜之前用掩膜填充开ロ部，且随后选择性移除掩膜。由此能防止开ロ部的侧壁以及场部上的电镀生长，以及在电镀从场部生长到达开ロ部之前，使开ロ部中的电镀生长到达开ロ部的上端。因此，能通过在不产生空隙的情况下填满开ロ部而形成精细的内置布线。根据本发明的该方面，即使在精细布线的情况下也能防止产生空隙，因此能提供高可靠的半导体器件。
图IA是示意性示出根据第一实施例的制造方法的横截面图，且图IB是沿图IA中的线A-A'截取的横截面图；图2A是示意性示出根据第一实施例的制造方法的横截面图，且图2B是沿图2A中的线A-A'截取的横截面图；图3A是示意性示出根据第一实施例的制造方法的横截面图，且图3B是沿图3A中的线A-A'截取的横截面图；图4A是示意性示出根据第一实施例的制造方法的横截面图，且图4B是沿图4A中的线A-A'截取的横截面图；图5A是示意性示出根据第一实施例的制造方法的横截面图，且图5B是沿图5A中的线A-A'截取的横截面图；图6A是示意性示出根据第一实施例的制造方法的横截面图，且图6B是沿图6A中的线A-A'截取的横截面图；图7A是示意性示出根据第一实施例的制造方法的横截面图，且图7B是沿图7A中的线A-A'截取的横截面图；图8A是示意性示出根据第一实施例的制造方法的横截面图，且图SB是沿图8A中的线A-A'截取的横截面图9A是示意性示出根据第一实施例的制造方法的横截面图，且图9B是沿图9A中的线A-A'截取的横截面图；图IOA是示意性示出根据第一实施例的制造方法的横截面图，且图IOB是沿图IOA中的线A-A'截取的横截面图；图IlA是示意性示出根据第一实施例的制造方法的横截面图，且图IlB是沿图IlA中的线A-A'截取的横截面图；图12A是示意性示出根据第二实施例的制造方法的横截面图，且图12B是沿图12A中的线A-A'截取的横截面图；图13A是示意性示出根据第二实施例的制造方法的横截面图，且图13B是沿图13A中的线A-A'截取的横截面图；
图14A是示意性示出根据第二实施例的制造方法的横截面图，且图14B是沿图14A中的线A-A'截取的横截面图；图15A是示意性示出根据第二实施例的制造方法的横截面图，且图15B是沿图15A中的线A-A'截取的横截面图；图16A是示意性示出根据第二实施例的制造方法的横截面图，且图16B是沿图16A中的线A-A'截取的横截面图；图17A是示意性示出根据第二实施例的制造方法的横截面图，且图17B是沿图17A中的线A-A'截取的横截面图；图18A是示意性示出根据第二实施例的制造方法的横截面图，且图18B是沿图18A中的线A-A'截取的横截面图；图19A是示意性示出根据第二实施例的制造方法的横截面图，且图19B是沿图19A中的线A-A'截取的横截面图；图20A和20B是用于解释现有技术的示意图；以及图21A和21B是示意性示出根据实施例的半导体器件的横截面图，且图21B是沿图2IA中的线A-A'截取的横截面图。
具体实施例方式以下将參考
本发明的实施例。在所有附图中，相同的组成部件由相同的附图标记表示且适当省略其说明。第一实施例图I至图11是用于说明第一实施例的半导体器件的制造方法的示意图。在图1A-11A以及图1B-11B中，图1A-11A是横截面图，且图1B-11B分别是沿图1A-11A中的线A-A'截取的横截面图。本实施例的制造方法包括如下エ艺在形成在层间绝缘膜102和103上的开ロ部12的底表面201A与201B和侧壁202上、以及位于除开ロ部12之外的层间绝缘膜103上的场部203上形成包括第一金属M1的籽晶膜13 (图I);在籽晶膜13上形成抗蚀剂14 (掩膜)并利用抗蚀剂14填充开ロ部12 (图2);移除一部分抗蚀剂14，同时保留形成在开ロ部12的底表面201A和201B上的籽晶膜13上的抗蚀剂14，并暴露形成在开ロ部12的侧壁202的上部上以及场部203上的籽晶膜13(图3);在位于开ロ部12的侧壁202的上部上以及场部203上的籽晶膜13上形成覆盖膜15，其包括第二金属M2 (图4)，该第二金属M2的电阻率高于第一金属M1的电阻率；通过在形成覆盖膜15之后移除抗蚀剂14而暴露籽晶膜13 (图5);以及在暴露的籽晶膜13上形成镀膜16，其包括第一金属M1 (图6至8)。以下将具体描述本实施例的半导体器件的制造方法。在本说明书中，出于描述的方便性，将从层间绝缘膜102和103至半导体衬底10的方向定义为向下的方向，且将从半导体衬底10至层间绝缘膜102和103的方向定义为向上的方向。例如，硅衬底用作半导体衬底10，并形成诸如MOS晶体管101的半导体元件等等。随后，例如通过化学气相沉积方法(CVD方法)或涂布方法以层间绝缘膜102 (第一绝缘膜)和层间绝缘膜103 (第二绝缘膜)的顺序层叠上述两层。层间绝缘膜102和103例如可以是诸如氧化硅膜的低介电常数膜。每个层间绝缘膜102和103可以是单层或多层。随后通过利用光刻技术和RIE(反应离子蚀刻)方法形成开ロ部12。具体而言，在层间绝缘膜103上形成抗蚀剂图案，通过RIE方法蚀刻层间绝缘膜102和103，井形成开ロ部12，以使开ロ部12贯穿层间绝缘膜102和103。由此布线沟槽12A形成在层间绝缘膜 103上，且耦合至布线沟槽12A的过孔部12B形成在层间绝缘膜102上。过孔部12B耦合至MOS晶体管101。此后通过灰化等エ艺移除抗蚀剂图案。此处，过孔部12B的深宽比优选为3或更小。过孔部12B优选为锥形。由此能更可靠地防止过孔部12B中产生空隙。随后，例如通过溅射方法或CVD方法在开ロ部12的底表面201A和201B以及侧壁202A和202B上形成阻挡金属膜104。例如，阻挡金属膜104可利用用于半导体中的金属材料形成。例如，阻挡金属膜104可以是包括Ta、TaN、Ti、Ru、Ir、W或其组合的金属膜，或可以是金属膜的叠层膜。阻挡金属膜104的厚度例如可以是I至20nm。随后例如通过溅射方法或CVD方法在阻挡金属膜104上形成籽晶膜13。籽晶膜13形成在开ロ部12的底表面201A和201B以及侧壁202A和202B上以及场部203上。虽然包括在籽晶膜13中的第一金属M1例如可以是Cu、Al、Sn、Zn和/或Ti，但Cu优选为必要成分，且此外Cu更优选为主要成分。籽晶膜13可由Cu与其他金属(Al、Sn、Zn、Ti等)的合金形成。籽晶膜13的厚度例如可以是10至IOOnm(图I)。随后涂布抗蚀剂14且开ロ部12被抗蚀剂14填充(图2)。在本实施例中，整个布线沟槽12A以及整个过孔部12B都被抗蚀剂14填充。当沉积的抗蚀剂的高度取决于开ロ部12的尺寸而在场部203和开ロ部12之间变化或产生不平坦时，可以涂布抗蚀剂14两次或抗蚀剂14可以被回蚀并被再次沉积。虽然本文使用抗蚀剂14，但还可以使用能实现均匀高度的沉积抗蚀剂的其他材料。可使用涂布方法之外的方法使抗蚀剂14填充开ロ部12。随后使用了采用包括氧的气体的等离子体来选择性回蚀抗蚀剂14，从而暴露形成在场部203上以及布线沟槽12A的侧壁202A上的一部分籽晶膜13，且保留布线沟槽12A中的抗蚀剂14。換言之，暴露形成在布线沟槽12A的侧壁202A的上部上的籽晶膜13，且保留布线沟槽12A中的抗蚀剂14(图3)。在本实施例中，并未暴露形成在布线沟槽12A的侧壁202A的下部上以及过孔部12B的侧壁202B上的籽晶膜13。具体而言，可以暴露位于布线沟槽12A的整个深度的10至50%范围内的籽晶膜13。虽然本文使用了采用包括氧的气体的等离子体，但可根据沉积在开ロ部12中的材料任意改变等离子体，且不必须使用气体和等离子体。
随后，通过电镀等在籽晶膜13暴露的部分上沉积第二金属M2，且选择性形成覆盖膜15(图4)。第二金属M2不同于第一金属M1并具有高于第一金属M1电阻率的电阻率。第ニ金属M2优选为比第一金属M1更容易被氧化的金属，且能通过100至400°C的热处理扩散进籽晶膜13和镀膜16。例如，Ni、W、Ru、Ti、Mn、Al、Sn等可用作第二金属M2。当第一金属M1是Cu时，第二金属M2优选为Ni。覆盖膜15可以是包括这些金属的合金，以致覆盖膜15的电阻率高于籽晶膜13的电阻率，且覆盖膜15比籽晶膜13更容易被氧化。可通过诸如非电镀和CVD的其他方法选择性沉积第二金属M2。在布线沟槽12A的侧壁202A的上部上和场部203上的覆盖膜15的膜厚可以是O. 5至I的原子层或更厚。随后，通过有机分离或等离子体处理移除抗蚀剂14，并暴露形成在布线沟槽12A的侧壁202A的下部和底表面201A以及过孔部12B的底表面201B和侧壁202B上的籽晶膜13(图5)。在不取决于布线宽度的情况下可选择性移除抗蚀剂14，因为抗蚀剂14的回蚀不受布线宽度的太大影响。如果在移除抗蚀剂14后在籽晶膜13上形成另外的层，则清洁籽 晶膜13的表面，且随后籽晶膜13的表面例如可通过こニ酸或稀释的氟酸或可商业获得的清洗液处理。籽晶膜13的表面损伤可通过选择性地利用非电镀等使第一金属M1在籽晶膜13的表面上生长而得到恢复。随后，将电流提供至籽晶膜13，通过电镀方法形成镀膜16，且用镀膜16填充开ロ部12。镀膜16优选包括Cu作为第一金属M1，且此外镀膜16更优选包括Cu作为主要成分。用于形成镀膜16的电镀液例如可以是其中将膜形成促进剂或膜形成抑制剂添加至硫酸铜溶液的溶液。例如，磺酸钠盐可用作膜形成促进剂。例如，聚こニ醇和聚丙ニ醇的共聚物可用作膜形成抑制剂。覆盖膜15包括第二金属M2，其电阻率高于第一金属M1的电阻率，以致覆盖膜15的电阻率高于籽晶膜13的电阻率。覆盖膜15和籽晶膜13之间的表面电势不同，且覆盖膜15的电流密度低于籽晶膜13的电流密度。覆盖膜15比籽晶膜13更容易被氧化，因此能够通过形成在覆盖膜15上的自然氧化物膜的势垒防止电镀溶液中的第一金属M1的离子交换电荷并沉积为第一金属M1原子。而且，交换电荷的第一金属M1的中性原子难以吸附至其表面，因此原子在暴露的籽晶膜13的部分上迁移并沉积。而且，除非第一金属M1具有某一体积或更大的体积，处于原子态的第一金属M1通过奥斯特瓦尔德腐蚀(Ostwald corrosion)而溶解于电镀溶液中。由于上述原因，所以防止电镀在覆盖膜15上生长，因此难于形成镀膜16。因为覆盖膜15的影响，所以镀膜16仅形成在布线沟槽12A的底表面201A上、底表面201A附近的侧壁202A上以及过孔部12B中。因此，在电镀开始后，电镀马上以通常方式形成在过孔部12B上，且同吋，一些电镀形成在布线沟槽12A的底表面201A和侧壁202A上(图 6)。当过孔部12B被填满时，镀膜16从布线沟槽12A的底表面201A生长至布线沟槽12A的上端(图7)。虽然通常即使在布线沟槽12A已被填充时，镀膜16也难于形成在场部203上(图8)，但这能通过优化第二金属M2和电镀的电流密度的上限而基本上防止镀膜16形成在场部203上。例如，电镀的电流密度可以约为0.1至ΙΟΑ/dm2。通过确实防止镀膜16从场部203形成，能防止场部203上形成的电镀在填满布线沟槽12A之前到达开ロ部12。施加至籽晶膜13的电流值可以是电流密度、半导体衬底10的面积以及开ロ部12的开ロ面积比的乘积。随后，对镀膜16等执行第一热处理(退火)，从而生长籽晶膜13和镀膜16的晶体。热处理条件例如可以是100至400°C并进行5分钟至I小吋。因此籽晶膜13和镀膜16变成ー个整体膜，以下将该整体膜称为布线膜17a。在第一热处理中，覆盖膜15扩散进籽晶膜13和镀膜16中，且覆盖膜15主要在镀膜16的表面附近分离和沉积(图9)。虽然图9中示出的实例中的覆盖膜15的形状得以保持且覆盖膜15可以被检测为布线膜17a中的金属膜15a，但第二金属M2的高密度区域可提供在图9中的指示金属膜15a的区域中。即使在热处理之后，形成覆盖膜15的区域附近的第二金属M2的密度仍然较高。虽然即使在图中所示的金属膜15a以及第二金属M2的高密度区域中，第二金属M2的密度仍取决于位置而变化，但是金属膜15a以及第二金属M2的高密度区域可以是其中第二金属M2的密度以某一水平高于布线膜17a中的其他区域的区域。可施加热处理直至第二金属M2扩散，以致第ニ金属的密度是均匀的。随后，通过化学机械抛光(CMP)移除场部203上的籽晶膜13和覆盖膜15 (图10)。 在本实施例中，防止场部203上形成镀膜16，以致可缩短CMP的处理时间。而且，可通过减少所使用的抛光剂的量来降低制造成本。而且，如果执行第一热处理以致覆盖膜15保留在布线沟槽12A的上端附近，则可通过CMPエ艺完全移除形成在开ロ部12的侧壁的上部上的覆盖膜15。通过进ー步执行第二热处理，可形成内置布线17，其具有包括诸如铜的第一金属M1作为主要成分的双镶嵌结构。在内置布线17中，在布线膜17a的表面上、形成覆盖膜15的区域中、以及布线膜17a的表面和形成覆盖膜15的区域附近的区域中形成第二金属M2的密度较高的状态(图11)。虽然覆盖膜15可増加布线电阻，但如果执行热处理以致在表面附近稍微保留金属膜15a，如图11中所示，则布线电阻不会受到影响。通过优化形成覆盖膜15的金属材料并优化第一和第二热处理的条件，布线沟槽12A中的覆盖膜15以及第二金属M2的高密度区域基本上消失，且可仅在内置布线17的表面上形成高密度区域。还可在包括氧和水的氛围下执行第一和第二热处理。因此可在第一金属M1的表面上形成氧化物，因此能加快第二金属M2扩散进入布线膜17a。此外，当第一金属M1是Cu且第二金属M2是Ti时，第一和第二热处理可在包括氨和氮的氛围下执行。因此不仅能加快第二金属M2的扩散，还能在Cu的表面上分离并沉积TiN，从而可以提高可靠性。在热处理过程中，这些氛围的等离子体可以被辐照至布线膜17a的表面。随后，通过任意エ艺完成半导体器件。如图21中所示，可通过在层间绝缘膜103上进ー步形成多层绝缘膜并重复上述方法而形成单镶嵌结构的金属布线或双镶嵌结构的金属布线。如图11中所示，以如上所述方式获得的半导体器件包括形成在层间绝缘膜102和103上的开ロ部102以及内置布线17，内置布线17例如包括作为主要成分的诸如Cu的第一金属M1并具有填充开ロ部12的布线膜17a。布线膜17a进ー步包括电阻率高于第一金属M1的第二金属M2。开ロ部12的上部中的布线膜17a中的第二金属M2的密度高于开ロ部12的下部中的布线膜17a中的第二金属M2的密度。具体而言，位于开ロ表面和开ロ部12的深度中点之间的布线膜17a中的第二金属M2的密度高于位于底表面和深度中点之间的布线膜17a中的第二金属M2的密度。在表面方向上的第二金属M2的密度可以是均匀或不均匀的。当从上部观察的密度不均匀时，位于从开ロ部12的周围至开ロ部12的中点的预定范围内的布线膜17a中的第二金属M2的密度高于位于开ロ部12的周围或开ロ部12的中点处的布线膜17a中的第二金属M2的密度。在图11中所示的实例中，内置布线17耦合至MOS晶体管101。包括第二金属M2的金属膜15a形成在开ロ部12的上部中的布线膜17a中。由金属膜15a指不的部分可以是包括第二金属M2的区域，包括在该区域中的第二金属M2的密度高于包括在位于开ロ部12的下部中的布线膜17a中的第二金属M2的密度。如上所述，形成多层绝缘膜，其中层间绝缘膜102和层间绝缘膜103以该顺序层叠，且形成开ロ部102以贯穿层间绝缘膜102和层间绝缘膜103。层间绝缘膜103中的第二 金属M2的密度高于层间绝缘膜102中的第二金属M2的密度。内置布线17包括作为开ロ部12的布线沟槽12A以及耦合至布线沟槽12A的过孔部12B，并且内置布线17具有双镶嵌结构，其中布线沟槽12A以及过孔部12B由布线膜17a填充。布线沟槽12A中的第二金属M2的密度高于过孔部12B中的第二金属M2的密度。根据上述半导体器件，因为填充了开ロ部12而没有产生空隙，可形成具有高可靠性的半导体器件。以下将描述本实施例的效果。根据本实施例的技术，通过形成籽晶膜13而从开ロ部12的侧壁至场部形成覆盖膜，且随后在形成镀膜16之前用抗蚀剂14填充开ロ部12，且随后选择性移除抗蚀剂14。因此能防止开ロ部12的侧壁202上以及场部203上的电镀生长，从而致使在电镀从场部203生长到达开ロ部12之前，开ロ部12中的电镀生长以到达开ロ部12的上端。因此能通过在不产生空隙的情况下填满开ロ部12而形成精细的内置布线17。以下将说明现有技木。在近年出现的半导体器件中，布线中的信号传输延迟决定了器件操作速度。布线中的延迟常数由布线电阻和层间布线电容的乘积表示，因此通过使用电阻率较小的Cu作为布线材料来降低布线电阻，从而提高器件操作速度。通常由镶嵌方法形成多层布线。镶嵌方法是用于形成开ロ部的技木，其包括处理诸如层间绝缘膜的绝缘膜；顺序沉积阻挡金属和籽晶膜；且随后通过沉积布线金属而填充开ロ部，其中籽晶膜用作电镀的阴极电扱；通过CMP移除沉积在除开ロ部之外的部分上的阻挡金属和布线金属；并沉积阻挡绝缘膜。如果布线中存在被称为空隙的孔，则诸如电阻的电学特性、可靠性和良率将降低，因此重要的是在不产生空隙的情况下填充开ロ部。因此，将膜形成促进剂和膜形成抑制剂添加到例如除硫酸铜之外的Cu电镀液的电镀液中，以使开ロ部的底表面上的膜形成速度高于开ロ部侧壁上的膜形成速度。这又被称为自下而上(bottom-up)填充或超共形(superconformal)填充。虽然至今还不知道自下而上填充机制的细节，但通常如下描述该机制。当籽晶浸入电镀液中时，根据电镀液中的膜形成抑制剂和膜形成促进剂的密度，籽晶均匀地覆盖开ロ部的内部和外部。由此，在镀膜形成的初始阶段中，膜共形地生长且膜以相同的膜形成速度形成在开ロ部的内部和外部。但是被吸收的膜形成促进剂不再释放，因此当电镀生长吋，膜形成促进剂的密度在开ロ部的底表面上増大，且底表面上的膜形成速度加快。在自下而上的膜形成中，如果开ロ部的底表面上的镀膜形成远远快于开ロ部的上端和侧面上的镀膜形成，则在布线金属沉积结束之前，生长表面会从底表面到达开ロ正面，因此可在不形成空隙的情况下填充开ロ部。但是，当布线小型化不断发展且开ロ部的开ロ尺寸变小时，不能以常规电镀液执行自下而上的膜形成。这是因为开ロ部尺寸小，在底表面上的膜形成促进剂的密度变得足够高之前，开ロ部的上端就会封闭。作为上述问题的应对，JonReid 和 Jian Zhou 的”Electrofill Challenges andDirections for Future Device Generations，，， Advanced Metallization Conference,2007，Japan/Asia Session，26-27页公开了一种用于增大电镀液中的Cu和硫酸密度以及使膜形成抑制剂和聚こ烯吡咯烷酮(PVP)聚合的方法。Jon Reid和Jian Zhou白勺，，Electrofill Challenges ana Directions for Future Device Generations^,Advanced Metallization Conference, 2007, Japan/Asia Session, 26-27 页描述明了通过増加硫酸的密度来活化膜形成促进剂并通过增加Cu的密度来増大沉积概率，因此提升了自下而上的性能。此外，日本未审查专利申请公开No. 2010-80525也描述了通过聚合PVP来降低电镀液中的扩散速度、在镀膜形成的初始阶段中降低开ロ部中的吸收量、以及在开ロ部中増大膜形成促进剂的比例，从而即使在开ロ部的尺寸进ー步小型化时也能执行自下而上填充。但是，根据发明人的研究，Cu和硫酸密度的増加会増加通过硫酸铜的沉积而产生颗粒，且因此产生器件故障的风险。膜形成抑制剂和PVP在使用过程中分解，以致在长期使用后不能获得效果。为了防止发生上述问题，应频繁更换电镀液。但是这会导致增加成本，因此该方法不适于エ业制造。此外，Jon Reid和Jian Zhou的”ElectrofillChallenges and Directions I or Future Device (venerations，，，Advanced MetallizationConference, 2007, Japan/Asia Session, 26-27页中描述的技术仅提高了开ロ部中的膜形成促进剂的效果，而自下而上的机制是相同的，以致在开ロ部的尺寸进ー步小型化时不能执行自下而上的膜形成。如日本未审查专利申请公开No. 2010-80525的方法中所述，当如图20A中所示仅在开ロ部92a的侧壁92c上形成电镀阻挡膜95吋，电镀从开ロ部92a的底表面92b以及场部92d生长至开ロ部92a的外部。如上所述，当籽晶膜93覆盖开ロ部92a的底表面92b和侧壁92c吋，随着镀膜96的生长，会减小镀膜96上的开ロ部92a的底表面面积、使电镀促进剂聚集且底表面上的膜形成速度快于侧壁92c和场部92d上的膜形成速度。但是，当整个侧壁92c被电镀阻挡膜95覆盖时，电镀的膜形成速度維持在与场部92d上的膜形成速度相同的膜形成速度，因此场部92d上的镀膜96的膜形成各向异性地进行，且镀膜96接近开ロ部92a的上端。因此，当开ロ部92a具有约O. 5或更大的深宽比的图案时，如图20B中所示，开ロ部92a会在自下而上的膜形成到达开ロ部92a的上端之前由于从场部92d的膜形成而封闭。另ー方面，当开ロ部92a具有约O. 5或更小的深宽比时，干法蚀刻的各向异性消失，因此难于移除电镀阻挡膜95，同时仅在侧壁上保留几nm厚度的电镀阻挡膜95。因此，不能仅在开ロ部92a的侧壁92c上选择性形成电镀阻挡膜95。另ー方面，在本实施例中，涂布抗蚀剂14，且随后通过回蚀等移除抗蚀剂14，以致抗蚀剂14仅覆盖底表面201A和201B，并利用抗蚀剂14作为掩膜而防止电镀而选择性生长覆盖膜15，因此在开ロ部12的底表面201A和201B附近暴露籽晶膜13。因此不管布线宽、度如何，覆盖膜15都能形成在场部203以及除开ロ部12的底表面201A和201B附近部分的侧壁202A上。沉积在开ロ部12的侧壁202的上部上的覆盖膜15包括第二金属M2，其电阻率高于籽晶膜13中的第一金属M1的电阻率，以致覆盖膜15的表面电势不同于籽晶膜13的表面电势。覆盖膜15比籽晶膜13更容易被氧化。因此，覆盖膜15构造为其表面被自然氧化且难以进行还原反应。覆盖膜15构造为即使在进行还原反应时，其电阻也高于籽晶膜13的电阻，因此能降低覆盖膜15的电流密度。因此，镀膜16难以形成在开ロ部12的侧壁202的上部以及场部203上，且镀膜16可优选从开ロ部12的底表面201A和201B处形成。因此，当开ロ部12具有高深宽比时，可执行自下而上的膜形成，因此镀膜可仅从开ロ部12的底表面201A和201B附近生长，而不管深宽比如何。如上所述，在本实施例中，在开ロ部12的侧壁202和场部203上没有膜形成，因此开ロ部12的上端不会在开ロ部12被完全填满之前封闭。因此能減少空隙生成。第二实施例
图12至图19是用于说明第二实施例的半导体器件的制造方法的示意图。在图12A-19A以及图12B-19B中，图12A-19A是横截面图且图12B-19B分别是沿图12A-19A中的线A-A'截取的横截面图。在本实施例中，仅描述与第一实施例的不同之处。如第一实施例中所述，阻挡金属膜104形成在开ロ部12上，开ロ部12形成在半导体衬底10上的层间绝缘膜102和103上，且随后包括第一金属M1的籽晶膜13形成在开ロ部12的底表面201A和201B和侧壁202上以及场部203上，场部203是除开ロ部12之外的层间绝缘膜103的表面。这时，与第一实施例不同，在本实施例中，过孔部12B由籽晶膜30填充(图12)。随后以与第一实施例相同的方式，在籽晶膜301上形成抗蚀剂14，且开ロ沟槽12A被抗蚀剂14填充(图13)，且随后移除一部分抗蚀剂14，并暴露形成在开ロ部12A的侧壁202A的上部上以及场部203上的籽晶膜301 (图14)，且覆盖膜15形成在从开ロ沟槽12A的侧壁202A的上部至暴露籽晶膜301的场部203的部分上(图15)。随后，移除抗蚀剂14并暴露籽晶膜301 (图16)，镀膜16形成在暴露的籽晶膜301上(图17和18)，且填满开ロ部12(图19)。之后的处理与第一实施例以及图9至11中所描述的相同。在本实施例的方法中，过孔部12B基本由籽晶膜301填充，因此与第一实施例相比，能更可靠地降低过孔部12B中产生空隙的风险。虽然已经參考附图描述了本发明的实施例，但上述实施例仅是本发明的实例，且可采用除此之外的各种配置。例如，虽然实施例中描述了将在半导体衬底中形成晶体管的结构作为衬底，但还能采用在晶体管上形成布线层作为衬底而取代半导体衬底。
权利要求
1.一种半导体器件制造方法，包括 在形成在绝缘膜上的开口部的底表面和侧壁上以及除所述开口部之外的所述绝缘膜上形成包括第一金属的籽晶膜； 在所述籽晶膜上形成掩膜并用所述掩膜填充所述开口部； 移除一部分所述掩膜，同时保留在所述开口部的底表面上形成的所述籽晶膜上的所述掩膜，并且暴露形成在所述开口部的侧壁的上部以及除所述开口部之外的所述绝缘膜上的所述籽晶膜； 在位于所述开口部的侧壁的上部上以及除所述开口部之外的所述绝缘膜上的所述籽晶膜上形成覆盖膜，所述覆盖膜包括第二金属，所述第二金属的电阻率高于所述第一金属的电阻率； 通过在形成所述覆盖膜之后移除保留在所述开口部上的所述掩膜而暴露所述籽晶膜；以及 在暴露的籽晶膜上形成包括所述第一金属的镀膜。
2.根据权利要求I所述的半导体器件制造方法， 其中所述绝缘膜是多层绝缘膜，在该多层绝缘膜中第一绝缘膜和第二绝缘膜以该顺序层置， 其中所述开口部形成为贯穿所述第一绝缘膜和所述第二绝缘膜，以及其中在暴露所述籽晶膜的步骤中，暴露形成在所述第二绝缘膜内部的侧壁的上部上的所述籽晶膜，并且在所述第二绝缘膜内部保留所述掩膜。
3.根据权利要求I所述的半导体器件制造方法， 其中在形成所述镀膜的步骤之后，移除形成在除所述开口部之外的所述绝缘膜上的所述覆盖膜和所述籽晶膜。
4.根据权利要求I所述的半导体器件制造方法，还包括 在形成所述镀膜的步骤之后对所述镀膜执行热处理， 其中在对所述镀膜执行热处理的步骤中，所述第二金属扩散进所述镀膜中，并且形成包括所述第一金属作为主要成分的掩埋布线结构。
5.根据权利要求4所述的半导体器件制造方法， 其中所述掩埋布线结构具有双镶嵌结构。
6.根据权利要求I所述的半导体器件制造方法， 其中所述开口部包括布线沟槽和耦合至所述布线沟槽的过孔部，以及其中在暴露所述籽晶膜的步骤中，暴露形成在所述布线沟槽的侧壁的上部上的所述籽晶膜，并且在所述布线沟槽内部保留所述掩膜。
7.根据权利要求6所述的半导体器件制造方法， 其中在用所述掩膜填充所述开口部的步骤中，用所述掩膜填充所述过孔部，以及其中在暴露所述籽晶膜的步骤中，暴露形成在所述布线沟槽的侧壁的上部上的所述籽晶膜，同时用所述掩膜填充所述过孔部。
8.根据权利要求6所述的半导体器件制造方法， 其中在形成所述籽晶膜的步骤中，用所述籽晶膜填充所述过孔部。
9.根据权利要求I所述的半导体器件制造方法，其中所述第一金属是铜。
10.根据权利要求I所述的半导体器件制造方法， 其中所述第二金属是镍。
11.一种半导体器件，包括 掩埋布线结构，所述掩埋布线结构包括形成在绝缘膜上的开口部和具有第一金属作为主要成分并且填充所述开口部的布线膜， 其中所述布线膜还包括电阻率高于所述第一金属的电阻率的第二金属，以及其中在所述开口部的上部中的所述布线膜中的所述第二金属的密度高于在所述开口部的下部中的所述布线膜中的所述第二金属的密度。
12.根据权利要求11所述的半导体器件， 其中包括所述第二金属的金属膜形成在所述开口部的上部中的所述布线膜中。
13.根据权利要求11所述的半导体器件， 其中所述绝缘膜是多层绝缘膜，在该多层绝缘膜中第一绝缘膜和第二绝缘膜以该顺序层置， 其中所述开口部形成为贯穿所述第一绝缘膜和所述第二绝缘膜，以及其中所述第二绝缘膜中的所述开口部中的所述第二金属的密度高于所述第一绝缘膜中的所述开口部中的所述第二金属的密度。
14.根据权利要求11所述的半导体器件， 其中所述掩埋布线结构包括作为所述开口部的布线沟槽和耦合至所述布线沟槽的过孔部，并且所述掩埋布线结构具有双镶嵌结构，在该双镶嵌结构中所述布线沟槽和所述过孔部由所述布线膜填充，以及 其中所述布线沟槽中的所述第二金属的密度高于所述过孔部中的所述第二金属的密度。
15.根据权利要求11所述的半导体器件，其中所述第一金属是铜。
16.根据权利要求11所述的半导体器件，其中所述第二金属是镍。
全文摘要
一种半导体器件制造方法以及半导体器件。其中半导体器件制造方法包括在形成在层间绝缘膜上的开口部的底表面和侧壁上以及位于除开口部之外的层间绝缘膜上的场部上形成包括第一金属的籽晶膜；在籽晶膜上形成抗蚀剂并用该抗蚀剂填充开口部；移除一部分抗蚀剂，同时保留在开口部的底表面上形成的籽晶膜上的抗蚀剂；暴露形成在开口部的侧壁的上部以及场部上的籽晶膜；在位于开口部的侧壁的上部上以及场部上的籽晶膜上形成包括第二金属的覆盖膜，该第二金属的电阻率高于第一金属的电阻率；通过移除抗蚀剂而暴露籽晶膜；以及在暴露的籽晶膜上形成包括第一金属的镀膜。
文档编号H01L23/522GK102683270SQ20121006846
公开日2012年9月19日 申请日期2012年3月15日 优先权日2011年3月17日
发明者古谷晃 申请人:瑞萨电子株式会社