半导体器件的制造方法及半导体器件的制作方法

专利名称：半导体器件的制造方法及半导体器件的制作方法
技术领域：
后文公开的本实施例涉及一种半导体器件的制造方法以及半导体器件。
背景技术：
近年来，根据电子器件的缩减尺寸、高性能以及降低成本的要求，伴随着每个半导体芯片的端子的小型化和增多，上面安装有半导体芯片的电路板的小型化和多层化以及电子元件在电路板上的高密度安装得以发展。电路板已经分为各种各样并且变得很复杂。如伪片上系统(pseudo system onchip, pseudo SOC)技术所描述的，已经研究了通过使用衬底来整体形成电路的技术,该衬底是通过使用树脂封装多个具有不同特性的半导体芯片来形成。在伪SOC技术中，重布线层(rewiring layer)包括用于将相邻的半导体芯片彼此电性连接的布线部分等等,并且形成在内嵌有多个半导体芯片的重构晶圆(reconstructed wafer)上。
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作为用于形成金属材料的图案的技术，已有多种技术发展得以发展。专利文献I :公开号为2009-64954日本专利；专利文献2 :专利号为4543089的日本专利；专利文献3 :公开号为2001-351923的日本专利。

发明内容
本发明的目的是提供一种用于形成具有最佳形状的重布线层的半导体器件的制造方法。根据实施例的一个方面，本发明提供了一种半导体器件的制造方法，包括在衬底上形成绝缘层；在所述绝缘层中形成凹部；在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口，以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口 ；通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件以便在所述凹部中留下所述第一导电部件。通过在权利要求书特别指出的元件和组件可以实现和得到实施例的目的和优势。可以理解的是，前述的总体描述和以下详细描述都是示例性和解释性的，而并非对权利要求所要求保护的实施例的限制。


图IA是根据实施例的伪SOC晶圆的示意性平面图；图IB和图IC是根据实施例的伪SOC晶圆的示意性截面图；图2A至图2D是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图2E至图2H是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图21至图2L是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图2M至图2P是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图2Q至图2S是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图2T至图2V是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；图3A和图3B是根据实施例的伪SOC晶圆的示意性平面图，且该伪SOC晶圆中形 成有布线导电部件和虚置导电部件；图4A和图4B是第一实验中样品的示意性平面图；图4C是第一实验中样品的示意性平面图；图5A至图5C是示出第一实验中样品的制造方法的主要工艺的示意性截面图；图至图5F是示出第一实验中样品的制造方法的主要工艺的示意性截面图；图6A和图6B是第一实验中样品的示意性平面图；图6C和图6D是第一实验中对照样品的示意性平面图；图7A是示出汇总第一实验中样品和对照样品的镀层高度的曲线图；图7B是示出汇总第一实验中导电部件的凹陷量的曲线图；图8是示出汇总第一实验中对照样品的衬底的翘曲的曲线图；图9A和图9B分别示出描绘第二实验中沟槽状开口的宽度与镀层高度之间关系的曲线图，以及描绘第二实验中孔状开口的直径与镀层高度之间关系的曲线图；图IOA和图IOB分别示出描绘由形成在衬底整个表面上的Cu层形成的布线的横截面的SIM图像，以及描绘由分隔并形成在衬底上的Cu层形成的布线的横截面的SIM图像。
具体实施例方式将会描述根据本发明实施例的伪SOC晶圆的制造方法。首先，参考图IA至图IC描述通过本实施例的方法制造的伪SOC晶圆的示意性结构。图IA是根据实施例的伪SOC晶圆的平面图，并且图IB和图IC是根据本实施例的伪SOC晶圆的横截面图。图IB和图IC分别是沿着图IA中示出的线B-B和C-C的截面图。在树脂衬底Ia的面内(in-plane)方向上并排布置的多个半导体芯片Ib和Ic等封装在树脂衬底Ia中，以便形成重构晶圆I。在重构晶圆I中，要集合成为一个单元的多个半导体芯片(例如，逻辑和内存芯片)彼此紧邻设置，并且多个单元以矩阵形式设置。在完成伪SOC晶圆后，将所述多个单元彼此分离，以便形成每个产品。图IA至图IC(及以下描述的图2A至图2V、图3A、图3B)示出了在一个单元附近的区域，以及由两个半导体芯片Ib和Ic形成一个单元Un的情况。重布线层21形成在重构晶圆I上。重布线层21包括用于将半导体芯片Ib和Ic彼此电性连接的布线部分21a，以及到外侧的引出布线部分。如图IA的平面图所示的，在本示例中，用于将半导体芯片Ib和Ic彼此电性连接的多个布线21a彼此平行设置。图IB是沿着布线21a的纵长方向的横截面图以及贯穿布线21a的部分的横截面图。图IC是沿着布线21a的宽度方向的横截面图以及与布线21a交叉的部分的横截面图。布线部分21a是由图案(2 iim或更小的线和间隙图案)形成的精细布线(finewiring)，在该图案中，每一布线的宽度是2 ii m或更小，并且在该图案中，彼此相邻的布线之间的间隙是2iim或更小。如以下将要描述的，本实施例中，精细布线(例如，布线21a)是由镶嵌(damascene)方法形成。接下来，将参考图2A至2V以及参考图3A和图3B描述根据本实施例的伪SOC晶圆的制造方法。图2A至图2V中的每一个是沿着图IA中B-B线的截面图，并且示出根据本实施例的伪SOC晶圆的制造方法的主要工艺。参考图2A。制备出重构晶圆I。半导体芯片Ib和Ic在重构晶圆I的面内方向上 并排布置，以便暴露半导体芯片Ib和Ic的表面，在所述半导体芯片Ib和Ic的表面上设置有端子。用于封装半导体芯片Ib和Ic的树脂材料(树脂衬底Ia的材料)是绝缘树脂，例如，丙烯酸脂基(acrylate-based)树脂。参考图2B。籽晶层2形成在树脂衬底I的整个表面上。例如，籽晶层2是利用溅射来沉积厚度为20nm的Ti层，以及利用溅射在该Ti层上沉积厚度为IOOnm的Cu (铜)层来形成。Ti层具有改善形成在Ti层上的Cu部件和衬底之间的粘附性能的功能，以及防止Cu氧化和扩散的功能。参考图2C。通过在籽晶层2上涂覆抗蚀剂来形成厚度例如为8 u m的抗蚀层。抗蚀图案RPl是通过曝光抗蚀层，然后利用例如四甲基氢氧化铵(TMAH)对曝光的抗蚀层进行显影来形成。抗蚀图案RPl在半导体芯片Ib和Ic的每一端子上具有开口。参考图2D。例如,通过使用籽晶层2作为供电层(power feeding layer)进行电解电镀来沉积Cu作为导电材料，以便在抗蚀图案RPl的每一开口中形成管脚(pin)3。管脚3的镀层高度例如是3 u m。每一管脚3电性连接半导体芯片Ib和Ic的每一端子。要注意的是，可以根据设计适当地选择管脚3的镀层高度。参考图2E。通过丙酮或类似物去除抗蚀图案RPl。然后，去除管脚3外部的籽晶层
2。管脚3彼此电性分离。例如，通过使用硫酸钾的蚀刻溶液进行湿法蚀刻来去除籽晶层2的Cu层。例如通过使用氟化铵水溶液作为蚀刻溶液进行湿法蚀刻,或例如通过使用CF4和O2的混合气体作为蚀刻气体进行干法蚀刻来去除籽晶层2的Ti层。参考图2F。内嵌有管脚3的绝缘层4以这样的方式来形成通过旋转涂布来涂覆411111厚的苯酚基树脂，然后在2001至2501(例如，250°C)的温度下进行固化(硬化)。参考图2G。通过化学机械抛光(chemical mechanical polishing, CMP)来抛光并去除绝缘层4的上部，以便暴露管脚3的上表面。参考图2H。例如，通过在绝缘层4上涂覆2 U m厚的光敏苯酚基树脂来形成绝缘层5。在后续工艺中,布线10形成在布线沟槽(wiring groove)6中，该布线沟槽6形成在绝缘层5中。可以根据布线10要求的厚度适当地选择绝缘层5的厚度。参考图21。通过曝光和显影，在绝缘层5中形成用于限定布线沟槽6的图案，并且在例如250°C下进一步进行固化(硬化)。形成在绝缘层5中的布线沟槽6暴露管脚3。例如，布线沟槽6a暴露连接半导体芯片Ib的端子的管脚3，并且还暴露连接半导体芯片Ic的端子的管脚3。通过后续工艺形成在布线沟槽6a中的布线21a将半导体芯片Ib和Ic彼此电性连接。参考图2J。籽晶层7形成在绝缘层5上，以便覆盖布线沟槽6的内表面。例如，籽晶层7以类似于形成籽晶层2的方式形成。参考图2K。通过在籽晶层7上涂覆厚度为8 ii m的抗蚀剂来形成抗蚀层RL2。抗蚀层RL2的厚度可以这样设置以防止通过图2M中所示后续工艺中的电镀而沉积的Cu溢出至抗蚀层RL2的上表面上。参考图2L。曝光抗蚀层RL2，然后通过例如TMAH进行显影，以便形成抗蚀图案(掩模图案)RP2。抗蚀图案RP2具有暴露布线沟槽6的布线形成开口 8a，以及设置在布线形成开口 8a的外部并且未暴露布线沟槽6的虚置(dummy)形成开口 8b。
参考图2M。例如，通过使用籽晶层7作为供电层进行电解电镀，而在布线形成开口 8a以及虚置形成开口 8b中沉积Cu作为导电材料。在布线形成开口 8a中，导电材料填充在布线沟槽6中，并且进一步沉积在绝缘层5的上表面上，以便形成布线导电部件9a。布线导电部件9a电性连接布线沟槽6中的管脚3。在虚置形成开口 8b中，导电材料沉积在绝缘层5上，以便形成虚置导电部件％。执行电镀，以便将绝缘层5的上表面上的布线导电部件9a的镀层高度设定为例如3 u m。当布线导电部件9a的镀层高度设定为例如3 u m时，将绝缘层5上表面上的虚置导电部件9b的镀层高度设定为例如大约3. 5iim。如以下要描述的，优选地，虚置导电部件9b的上表面高于布线导电部件9b的上表面。参考图2N。通过丙酮或类似物去除抗蚀图案RP2。然后，通过例如在150°C下执行2分钟的退火来生长通过电镀形成的Cu膜的晶粒，以便稳定Cu膜的质量。作为能够在电镀后促进这样的自退火的理想退火条件，特别优选的是在120°C至200°C的低氧浓度环境中执行I分钟至10分钟的退火，但是退火也可以在空气中执行。要注意的是，当电镀膜厚度例如为3 时，甚至可以通过在大约24小时里于室温(20°C至25°C)下进行自退火来生长晶粒。参考图20。通过CMP来抛光和去除绝缘层5上表面上的布线导电部件9a和虚置导电部件％。留下填充在绝缘层5的布线沟槽6中的布线导电部件9a，以便形成布线10。通过所述CMP还去除布线10外部的籽晶层7，以便将布线10彼此电性分离。特别地，将半导体芯片Ib和Ic彼此电性连接的布线10被称为布线21a。以这种方式，铜布线10可以通过镶嵌方法来形成。此处要注意的是，铜布线包括由导电材料形成的布线，该导电材料视需要在铜中加入有其他成分。图3A是处于形成布线导电部件9a和虚置导电部件9b的阶段的伪SOC晶圆示意性平面图。作为通过镶嵌方法形成的布线10，(通过点划线)典型地示出了用于将半导体芯片Ib和Ic彼此连接的布线21a。要注意的是，布线导电部件9a和虚置导电部件9b的轮廓分别对应于抗蚀图案RP2的布线形成开口 8a和虚置形成开口 Sb的开口形状。布线21a的轮廓对应于布线沟槽6a的形状。布线形成开口 8a的开口覆盖半导体芯片Ib和lc，并且具有包括通过镶嵌方法形成的布线区域的布线沟槽的形状。作为虚置形成开口 8b的形状的示例，图3A示出沟槽状的开口。虚置形成开口 8b设置在布线形成开口 8a的外部，并且以环状方式围绕布线形成开口 8a。虚置形成开口 8b设置在半导体芯片Ib和Ic的外部。单元区域Un内的区域(在本示例中是指，半导体芯片Ib和Ic内的区域以及半导体芯片Ib和Ic之间的区域)将被固定为通过镶嵌方法形成的布线10的设置区域。基于这个原因，虚置导电部件9b设置在单元区域Un外部(在本示例中是指，在半导体芯片Ib和Ic的外部)的划片区域Sc中，或设置在彼此相邻的单元区域Un之间的划片区域Sc中。此处描述由虚置导电部件9b提供的优势，该虚置导电部件9b在通过CMP抛光和去除绝缘层5上表面上的布线导电部件9a以便保留布线10时已经形成。首先，考虑其中未形成虚置导电部件9b的对照示例。通常，在待抛光的突出部的外围部分中易于通过CMP进行抛光。在本对照示例中，布线导电部件9a的外围部分易于抛光。结果是，布线导电部件9a外围部分一侧上的布线10更易于抛光，因此易于导致凹陷(dishing)。在本实施例中，高于布线导电部件9a的虚置导电部件9b形成在布线导电部件9a的外部。因此，虚置导电部件9b的上部首先被抛光，并且因此布线导电部件9a的外围部分难以被抛光。因此，可以抑制会改变布线10的上表面高度的凹陷。要注意的是，优选地，虚置导电部件9b被形成为高于布线导电部件9a。然而，与未设置虚置导电部件9b的情况相比，在设置有虚置导电部件9b的情况下，即使是在虚置导电部件9b低于布线导电部件9a时，也可预期到抑制布线导电部件9a外围部分的过度抛光的效果。在通过电解电镀同时形成虚置导电部件9b和布线导电部件9a的情况下，以下被视为用于形成高于布线导电部件9a的虚置导电部件9b的总体原则。在使得暴露于虚置形成开口 Sb底部的表面面积小于暴露在布线形成开口 8a底部的表面面积时，虚置形成开口Sb中生长的电镀膜会厚于布线形成开口 8a中生长的电镀膜，并且因此可以形成高于布线导电部件9a的虚置导电部件9b。然而，可以发现，当布线形成开口 8a过于狭窄时，很难形成高于布线导电部件9a的虚置导电部件％。与以下描述的第二实验一起将要描述布线形成开口 8a的合适尺寸。如图3B所示出的，虚置导电部件9b可以不是平面闭合环状。图3B示出多个圆柱状虚置导电部件9b随机分布以便围绕布线导电部件9a的示例。要注意的是，虚置导电部件9b的形状并不限于圆柱形状(虚置形成开口 Sb的孔的形状不限于圆柱形状)。如图3A所示出的，布线导电部件9a是针对伪SOC晶圆的每一单元区域Un而设置。也就是说，形成布线导电部件9a的Cu层是针对每一单元区域Un进行分隔和设置，而不必覆盖晶圆的整个表面。当Cu层形成于伪SOC晶圆的树脂衬底Ia的整个表面上时，由于树脂衬底的材料的热膨胀系数和杨氏模量(Young’ s modulus)分别都小于Cu层的热膨胀系数和杨氏模量的事实，晶圆产生翘曲，并且因此在由Cu层形成的布线中产生裂缝(crack)等。要注意的是，Cu的热膨胀系数和杨氏模量分别是13ppm/K和130GPa。在本实施例中，通过针对每一单元分隔其中由镶嵌方法形成有布线的区域来形成布线导电部件9a，并且因此可以抑制由上述描述的翘曲带来的问题。然而，由于如此分布和、设置布线导电部件9a，因此每一布线导电部件9a的外围部分易于抛光。虚置导电部件9b可以抑制布线导电部件9a外围部分易于抛光的问题。参考图2P将进一步描述制造工艺。例如，通过旋转涂布来涂覆厚度为5 iim的光敏苯酚基树脂以形成绝缘层11。参考图2Q。通过曝光和显影在绝缘层11中形成用于限定通孔12的图案，并且进一步地，绝缘层11在250°C下固化(硬化)。通过通孔12暴露布线10。参考图2R。籽晶层13形成在绝缘层11上以便覆盖通孔12的内表面。例如，籽晶层13以类似于籽晶层2的方式形成。参考图2S。通过在籽晶层13上涂覆抗蚀剂形成抗蚀层。曝光该抗蚀层，然后通过例如TMAH进行显影，以便形成抗蚀图案RP3。抗蚀图案RP3具有开口，该开口具有包括每一 通孔12的平面形状。参考图2T。例如，通过使用籽晶层13作为供电层进行电解电镀，而在抗蚀图案RP3的每一开口中沉积Cu作为导电材料。导电材料填充在通孔12中，并且进一步沉积在绝缘层11的上表面上，以便形成布线14。布线14电性连接布线10。参考图2U。通过丙酮或类似物去除抗蚀图案RP3。然后，以类似于去除籽晶层2的方式来去除布线14外部的籽晶层13。布线14彼此电性分离。参考图2V。例如，将光敏苯酚基树脂涂覆在绝缘层11上以便覆盖布线14。然后，对该光敏苯酚基树脂进行曝光和显影，并且进一步在例如250°C下进行固化(硬化)，以便形成具有通孔15的绝缘层16。每一通孔15形成在每一布线14的上表面上。接下来，布线17以类似于形成布线14的工艺形成在每一通孔15上，该工艺参考图2R至图2U进行了描述。然后,具有开设在每一布线17的上表面上的接触窗口(contact window) 18的绝缘层19以类似于形成绝缘层16的工艺形成。以这种方式，形成了根据本实施例的伪SOC晶圆。形成在重构晶圆I上的管脚3、布线10、布线14以及布线17整体被称为重布线层21。在本实施例中，是使用半加成(semi-additive)方法形成管脚3、布线14以及布线17,并且是使用镶嵌方法形成布线10。如上所描述的，当通过镶嵌方法形成布线10时，是在虚置导电部件9b形成于包括有待保留布线10的布线导电部件9a的周围的状态下执行抛光/去除工艺。因此，可以抑制在抛光/去除工艺后留下的布线10的上表面的高度变化。接下来，将描述第一实验，在该实验中研究由虚置导电部件提供的凹陷抑制效果
坐寸o首先，参考图4A至4C描述第一实验中形成的模型样品的示意性结构。图4A和图4B是模型样品的示意性平面图，并且图4C是沿着图4A的平面图中C-C线的示意性截面图。导电部件38形成在树脂衬底31上。树脂衬底31呈直径大约为150mm(6英寸)的圆形，并且是由包括填充物的环氧树脂制成。未内嵌半导体芯片的树脂衬底31对应于伪SOC晶圆的重构晶圆。如图4A所示的，13个单元区域Un并排设置在衬底的表面上。单元区域Un对应伪SOC晶圆的单元区域。每一单元区域Un是呈IOmm见方的方形。如图4B所示的，导电部件38在每一单元区域Un中以矩阵形式设置。导电部件38例如对应于用于将伪SOC晶圆的单元区域中的相邻半导体芯片彼此相连的布线，并且是由镶嵌方法形成。每一导电部件38呈直径为100 y m的圆柱状，并且大约2500个导电部件38设置在单元区域Un中。要注意的是，为了简化描述，图4A示出的导电部件38并未彼此区分。在图4B中，81个导电部件(9行X9列)被示出为设置在单元区域Un中的导电部件38。在图4C中，示出针对一个单元的9行导电部件38。接下来，参考图5A至图5F将描述第一实验的模型样品的制造方法。图5A至图5F是沿着图4A中C-C线的横截面图，这些横截面图示出模型样品制造方法的主要工艺，并且示出一个单元区域Un的临近区域。参考图5A。在树脂衬底31上涂覆厚度为5 U m的苯酚基树脂，然后在250°C下进行固化(或硬化)，以便形成绝缘层32。然后，在绝缘层32上涂覆厚度为5 u m的光敏苯酚基树脂。通过曝光和显影所涂覆的树脂来形成用于限定凹部33的图案，然后在250°C下进行固化，以便形成绝缘层34。、籽晶层35形成在绝缘层34上以便覆盖凹部33的内表面。籽晶层35以这样的方式形成通过溅射在绝缘层34上沉积厚度为20nm的Ti层，并且通过溅射在该Ti层上沉积厚度为IOOnm的Cu层。参考图5B。在籽晶层35上涂覆厚度为5 U m(作为绝缘层34上表面上的厚度)的抗蚀剂，以便形成抗蚀层RL31。参考图5C。对抗蚀层RL31进行曝光和显影，以便形成抗蚀图案RP31。抗蚀图案RP31具有导电部件形成开口 36a以及虚置形成开口 36b。导电部件形成开口 36a具有在单元区域Un中包括所有凹部33的形状，并且宽度为10mm。虚置形成开口 36b设置在导电部件形成开口 36a的外部。如以下描述的图6A所示出的，虚置形成开口 36b在形成虚置导电部件37b时所使用的抗蚀图案RP31中限定沟槽状的凹部，其中每一虚置导电部件37b呈直线形状。如以下描述的图6B所示出的，虚置形成开口 36b在形成圆柱状虚置导电部件37b时所使用的抗蚀图案RP31中限定孔状的凹部。参考图通过使用籽晶层35作为供电层进行电解电镀来沉积Cu，而在导电部件形成开口 36a和虚置形成开口 36b中分别形成导电部件37a和虚置导电部件37b。绝缘层34上表面上的导电部件37a的镀层高度是3 ii m。参考图5E。通过丙酮或类似物去除抗蚀图案RP31。然后，在150°C下执行2分钟的退火。参考图5F。通过CMP来抛光和去除绝缘层34上表面上的导电部件37a和虚置导电部件37b。留下导电部件37a中的凹部33，以便形成导电部件38。在第一实验中，通过改变虚置导电部件37b的形状来评估凹陷抑制效果等。图6A和图6B分别是示出第一实验中虚置导电部件37b的形状的示意性平面图。图6A和图6B示出形成有导电部件37a和虚置导电部件37b的状态。要注意的是，导电部件37a和虚置导电部件37b的轮廓分别对应于抗蚀图案RP31的导电部件形成开口 36a和虚置形成开口 36b的开口形状。图6A示出直线状虚置导电部件37b。在每一单元区域Un中，四个直线状虚置导电部件37b设置成环状，以便围绕导电部件37a。
图6B示出圆柱状虚置导电部件37b。多个虚置导电部件37b分布以围绕每一单元区域Un的导电部件37a。要注意的是，正如图6B的情况，围绕导电部件37a分布和设置的多个虚直导电部件37b也可以整体称为虚直导电部件37b。现有制造的四种样品其中形成有宽度为20 的直线状虚置导电部件37b的第一样品、其中形成有宽度为5 的直线状虚置导电部件37b的第二样品、其中形成有直径为70 ii m的圆柱状虚置导电部件37b的第三样品、以及其中形成有直径为5 u m的圆柱状虚置导电部件37b的第四样品。与这四个样品一起，制造了两种对照样品。图6C和图6D是分别不出所述对照样品的不意性平面图。图6C不出第一对照样品。该第一对照样品是这样的样品其在形成导电部件37a的电镀工艺中将Cu层37a形成在衬底的整个表面上而不使用掩模图案。图6D示出第二对照样品。在该第二对照样品中，未形成虚置导电部件37b，并且仅仅形成导电部件37a以针对每一单元区域Un进行划分。图7A是示出汇总第一样品至第四样品的镀层高度以及第一对照样品和第二对照 样品的镀层高度的曲线图。在每一样品中，左侧示出导电部件37a的镀层高度(由镶嵌方法形成的布线形成区域的镀层高度)，并且右侧示出虚置导电部件37b的镀层高度(划片区域的镀层高度)。在每一样品中，导电部件37a的镀层高度同样设定为3. Oii m。在第一对照样品(其整个表面上形成有Cu层)中，Cu层的3. 0 y m厚度可以看作是虚置导电部件37b的镀层高度。在第二对照样品(不具有虚置导电部件)中，虚置导电部件37b的镀层高度是0.0 iim。虚置导电部件37b的镀层高度在第一样品(呈直线形状并且宽度为20 ym)中是
3.5 ym，在第二样品(呈直线形状并且宽度为5 ym)中是2. 2 y m，在第三样品(呈圆柱状并且直径为70iim)中是3.6 iim，在第四样品(呈圆柱状并且直径为5 y m)中是1.7iim。在第一样品(呈直线形状并且宽度为20 u m)和第三样品(呈圆柱状并且直径为70 um)中，形成了高于导电部件37a的虚置导电部件37b。在第二样品(呈直线形状并且宽度为5 pm)和第四样品(呈圆柱状并且直径为5 ym)中，形成了低于导电部件37a的虚置导电部件37b。图7B示出在对第一样品至第四样品以及对第一对照样品和第二对照样品应用CMP后留下的导电部件38的凹陷量汇总的曲线图。对设置在单元区域最外围的导电部件38的凹陷量进行测量。凹陷量在第一对照样品(其整个表面上形成有Cu层)中是180nm，在第二对照样品(不具有虚置导电部件)中是360nm，在第一样品(呈直线形状并且宽度为20 y m)中是150nm，在第二样品(呈直线形状并且宽度为5 ym)中是300nm，在第三样品(呈圆柱状并且直径为70iim)中是160nm，以及在第四样品(呈圆柱状并且直径为5 y m)中是310nm。可以看出，与第二对照样品(不具有虚置导电部件)相比，在其中形成有虚置导电部件37b的第一样品至第四样品中，凹陷得到了抑制。在第一对照样品(其整个表面上形成有Cu层)中，衬底如上所述易于产生翘曲，但是，由于Cu层形成在样品的整个表面上，因此很难产生凹陷。可以看出，在其中每个都形成有高于导电部件37a的虚置导电部件37b的第一样品和第三样品中，凹陷在与第一对照样品中的相同程度上得到抑制。图8示出汇总第一对照样品和第二对照样品的衬底翘曲量的曲线图。在第一对照样品(其整个表面上形成有Cu层)中，翘曲产生在Cu层的表面侧上，从而衬底的中心部分相对于衬底的边缘部分凹进。通过衬底的中心部分和衬底的边缘部分之间的高度差来估算
翘曲量。第一对照样品(其整个表面上形成有Cu层)的翘曲量在进行Cu电镀时是0. 3mm,并且在Cu电镀后经过退火增至0.6_。第二对照样品(不具有虚置导电部件)的翘曲量在进行Cu电镀时是0. Olmm,并且在退火后仍然是0. Olmm0在第二对照样品中，通过在衬底上形成分隔的Cu层(导电部件37a)而抑制了翘曲。同样地，在第一样品至第四样品中，通过分隔的Cu层(导电部件37a)可以抑制翘曲。接下来，将要描述第二实验，该实验被执行以研究用于形成虚置导电部件的掩模图案中设置的虚置形成开口的合适尺寸。在第二实验中，通过在抗蚀层中形成具有各种尺寸的开口并通过进行电解电镀在所述开口中沉积Cu层来研究开口尺寸和镀层高度之间的关系。形成与图6A所不直线状虚置导电部件对应的沟槽状开口，以及与图6B所不圆·柱状虚置导电部件对应的孔状开口。将沟槽状开口的宽度改变为100iim、70iim、50iim、30 u m> 15 u m>8 u m>5 u m 以及 2 y m。将孔状开口 的直径改变为 100 y m、70 y m、50 y m、40 u m>30 u m>20 u m> 10 u m 以| 5 y m。图9A示出描述沟槽状开口的宽度和镀层高度之间的关系的曲线图。可以看出，就沟槽状开口而言，当其宽度小于15um时，镀层高度降低。据此可以说明，在形成直线状虚置导电部件时，为了抑制镀层高度的降低，沟槽状开口的宽度优选地设定为15 或更大。图9B示出描述孔状开口的直径和镀层高度之间的关系的曲线图。可以看出，就孔形开口而言，当其直径小于40 时，镀层高度降低。据此可以说明，在形成圆柱状导电部件时，为了抑制镀层高度的降低，孔状开口的直径优选地设定为40 y m或更大。注意要考虑的是，开口的优选尺寸并不限于Cu的情况，而是可以基本适用于类似由电解电镀形成的导电材料的情况。接下来，将要描述由形成布线的工艺的差异所引起的布线特性上的不同。如以上描述的，当通过镶嵌方法形成伪SOC晶圆的重布线时，并且当在树脂衬底的整个表面上形成电镀层时，由于晶圆的翘曲，布线中会产生裂缝。另一方面，当电镀层在树脂衬底上形成为彼此分隔时，翘曲得以抑制，并且因此改善了布线的质量。图IOA示出电子显微镜图片,该电子显微镜图片由扫描离子显微镜(scanning ionmicroscope, SIM)拍摄,并且示出以这样的方式形成的布线的横截面Cu层形成在衬底的整个表面上并且对不需要部分的Cu层进行抛光和去除。图IOB示出电子显微镜图片，该电子显微镜图片由SM拍摄，并且示出以这样的方式形成的布线的横截面Cu层在衬底上形成为彼此分隔，并且对不需要部分的Cu层进行抛光和去除。在图IOA和图IOB示出的两个样品中，在Cu层的电镀之后，执行退火以生长Cu晶粒。晶粒从布线的下部朝向布线的上部生长。在图IOA的样品中，Cu层形成在衬底的整个表面上，其中可以观察到这样的图案，在该图案中，晶粒的生长停止在中间厚度，从而将图案分隔为具有生长晶粒的下层和未生长晶粒的上层。在图IOA的样品中，在衬底受翘曲和应力的状态下对Cu层执行退火。可以认为，这会导致晶粒很难生长。
另一方面，在图IOB的样品中，Cu层在衬底上形成为彼此分隔，其中可以观察到晶粒从Cu层的下表面向上表面生长。可以认为，由于通过形成为彼此分隔的Cu层抑制了翘曲，应力得以减小，并且因此与图IOA示出的样品相比，晶粒易于生长。例如，可以认为，在上述实施例的铜布线10中，也可以如图IOB示出的样品中那样获得生长在布线整个厚度上的晶粒。如上所述，已参考实施例对本发明进行了描述，但本发明并不限于上述实施例。例如，对于本领域人员显而易见的是，在不脱离本发明的精神和范围内，可以对本发明进行各种改变、变型、组合等。在此描述的所有示例和条件性语言是用于教学目的以帮助读者理解本发明和由发明人提出的促进现有技术的概念，并且可以解释为并不限于这些具体描述的示例和条件，说明书中示例的组织与描述本发明的优劣无关。尽管已经详细描述了本发明的实施例，但可以理解的是，在不脱离本发明的精神和范围内，可以对本发明做各种改变、替代、以及 变更。
权利要求
1.一种半导体器件的制造方法，包括 在衬底上形成绝缘层； 在所述绝缘层中形成凹部； 在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口 ； 通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及 抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件，以便留下所述凹部中的所述第一导电部件。
2.根据权利要求I所述的半导体器件的制造方法， 其中，多个单元并排设置在所述衬底的面内方向上并且嵌入到所述衬底中，每个所述单元是通过将多个半导体芯片集合成组来形成， 其中，所述凹部暴露导电部件，所述导电部件电性连接至所述多个单元的第一单元中所包含的多个半导体芯片的其中之一，以及 其中，在所述绝缘层的上侧上抛光和去除所述第一导电部件和所述第二导电部件之后，留在所述凹部中的所述第一导电材料电性连接至所述第一单元中所包含的所述多个半导体芯片的所述其中之一。
3.根据权利要求2所述的半导体器件的制造方法，其中，所述第二开口设置在形成所述第一单元的所述多个半导体芯片的外部。
4.根据权利要求I所述的半导体器件的制造方法，其中，所述第二导电部件的上表面被形成为高于所述第一导电部件的上表面。
5.根据权利要求I所述的半导体器件的制造方法，其中，所述第一导电部件和所述第二导电部件通过电解电镀同时形成。
6.根据权利要求5所述的半导体器件的制造方法，其中，所述第二开口限定沟槽状的凹部并且具有15 ii m或更大的宽度。
7.根据权利要求5所述的半导体器件的制造方法，其中，所述第二开口限定孔状的凹部并且具有40 y m或更大的直径。
8.根据权利要求I所述的半导体器件的制造方法，其中，所述第二开口限定沟槽状的凹部并且被设置成环绕所述第一开口的环状。
9.根据权利要求I所述的半导体器件的制造方法，其中，所述第二开口限定孔状的凹部并且多个所述第二开口被设置为围绕所述第一开口分布。
10.根据权利要求I所述的半导体器件的制造方法，其中，多个单元并排设置在所述衬底的面内方向上并且嵌入到所述衬底中，每个所述单元中有多个半导体芯片集合成组；并且其中所述第二开口设置在彼此相邻的单元之间的划片区域中。
11.根据权利要求I所述的半导体器件的制造方法，其中，形成所述衬底的材料的热膨胀系数和杨氏模量分别都低于所述导电材料的热膨胀系数和杨氏模量。
12.根据权利要求I所述的半导体器件的制造方法，还包括对所述第一导电部件进行退火的工艺。
13.一种半导体器件，包括衬底，配置为包括有嵌入在所述衬底中的多个半导体芯片； 绝缘层，配置为形成在所述衬底上；以及 铜布线，配置为形成在所述绝缘层中并且电性连接至所述多个半导体芯片的至少其中之一，所述铜布线具有生长在所述铜布线整个厚度上的晶粒。
14.根据权利要求13所述的半导体器件，其中，所述衬底和所述绝缘层是由树脂形成。
全文摘要
本技术方案涉及一种半导体器件的制造方法，包括在衬底上形成绝缘层；在所述绝缘层中形成凹部；在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口，以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口；通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件以便留下所述凹部中的所述第一导电部件。本技术方案能够形成具有最佳形状的重布线层。
文档编号H01L21/768GK102738070SQ20121010483
公开日2012年10月17日 申请日期2012年4月6日 优先权日2011年4月8日
发明者佐佐木伸也, 神吉刚司, 须田章一 申请人:富士通株式会社