专利名称：具有镶嵌位线的半导体器件及其制造方法
技术领域：
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种能够减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。
背景技术：
近来，随着存储器件的集成度增加，在形成具有层叠结构的位线之后形成用于储存节点接触插塞(SNC)的自对准接触(SAC)可能是相当困难的。在30nm级或30nm级以下的存储器件中，随着工艺余量以此方式减小，可能无法确保储存节点接触孔的开放面积进而由此造成SAC故障。为了应对这些特点，引入了镶嵌(damascene)位线工艺，在镶嵌位线工艺中先形成储存节点接触插塞再形成位线。具体而言，在镶嵌位线工艺中，将两个相邻的储存节点接触插塞形成为接合在一起，随后通过镶嵌工艺将彼此分开。之后，形成位线以填充镶嵌图案的内部。由于此工艺的缘故，与单独地形成储存节点接触插塞的情况相比可以容易地执行图案化。此外，与用于随后形成储存节点接触插塞的工艺相比，就SAC故障的发生而言具有优势。图IA是说明具有镶嵌位线的现有半导体器件的剖面图。参照图1A，在半导体衬底11中由隔离层12划定多个有源区13。各个有源区13限定有位线接触区和储存节点接触区。储存节点接触插塞15A和15B形成在有源区13的储存节点接触区中。位线16形成在有源区13的位线接触区中。位线16是通过被填充到相邻的储存节点接触插塞15A和15B(被称为镶嵌图案)之间所限定的空间中而形成的，因而用作镶嵌位线。位线间隔件17形成在位线16的两个侧壁上和储存节点接触插塞15A和15B的两个侧壁上。而且，位线间隔件17形成在储存节点接触插塞15A和15B与位线16之间。附图标记14代表层间电介质或绝缘层，附图标记18代表位线硬掩模层。在如上述构建的现有半导体器件中，在位线16的临界尺寸(CD)受到限制的情况下，应同时满足位线电阻(每单位单元的位线的薄层电阻)和总位线电容，而这二者相互具有权衡关系。然而，在20nm级或20nm级以下的半导体器件中，要同时获得这两个期望值可能是困难的。在上述结构中，为了将相邻的有源区13完全电隔离，位线16应具有将储存节点接触插塞15A和15B完全分开的深度。因此，当形成用于位线16的镶嵌图案时，隔离层12的一部分也应被刻蚀。就这点而言，如果位线16的临界尺寸增加，则接触电阻可能增加，因为有源区13与储存节点接触插塞15A和15B之间的接触面积可能减小。因此，考虑重叠和⑶的变化，位线16的可保证的⑶可能进一步减小。
图IB是说明在现有技术中根据临界尺寸差异而定的位线电容与位线电阻之间的关系的曲线图。图IC是说明现有技术中位线与储存节点接触插塞之间的重叠区域的立体图。在参照图IB说明结构方面时，如果位线16的临界尺寸减小(⑶2XD1，见图IB的①)，为了获得预定水平的位线电阻BLks，应增加位线16的高度(在回蚀后的最终位线高度)。然而，如果增 加最终位线高度，则储存节点接触插塞15B与位线16所彼此面对的区域(下文称为“重叠区域”)100(见图1C)以相同的比率增加。结果，位线16与储存节点接触插塞15之间的电容BLc可能增加(见图IB的②)。在材料方面，需要发展具有低的特定电阻的材料作为形成位线16的金属层，且需要具有低介电常数的材料用于位线间隔件17。就这点而言，即使将目前为止已发展出的低电阻氮化钛层(TiN)、低电阻钨层W和氧化物层应用于间隔件，仍可能难以满足上述两个特性。
发明内容
本发明的示例性实施例涉及一种能够在没有位线电阻损失的情况下减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。根据本发明的一个不例性实施例，一种半导体器件包括第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案部分地填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。根据本发明的另一个示例性实施例，一种半导体器件包括相邻的多个插塞，所述相邻的多个插塞由包括第一沟槽和第二沟槽的沟槽隔离；位线，所述位线形成在所述第一沟槽中；以及绝缘层，所述绝缘层部分地填充所述位线之下的所述第二沟槽，且形成在所述插塞与所述位线之间。根据本发明的另一个示例性实施例，一种半导体器件包括隔离层，所述隔离层隔离相邻的有源区；储存节点接触插塞，所述储存节点接触插塞形成在所述有源区之上且由包括第一沟槽和第二沟槽的沟槽隔离；绝缘层，所述绝缘层部分地填充所述第一沟槽且形成在所述储存节点接触插塞的侧壁上；以及位线，所述位线部分地填充所述绝缘层之上的所述第二沟槽。根据本发明的另一个示例性实施例，一种半导体器件包括隔离层，所述隔离层隔离相邻的有源区；储存节点接触插塞，所述储存节点接触插塞形成在所述有源区之上且由第一沟槽和第二沟槽隔离，其中所述第二沟槽被限定在所述第一沟槽以下且具有朝所述第二沟槽的底部逐渐减小的临界尺寸；绝缘层，所述绝缘层间隙填充所述第二沟槽且形成在所述储存节点接触插塞的侧壁上；以及位线，所述位线部分地填充所述第一沟槽。根据本发明的另一个示例性实施例，一种制造半导体器件的方法，包括以下步骤在半导体衬底之上形成初步第一导电图案；刻蚀所述初步第一导电图案并由此形成由包括第一沟槽和第二沟槽的沟槽隔离的第一导电图案，其中，所述第二沟槽被限定在所述第一沟槽之下，且具有比所述第一沟槽的临界尺寸小的临界尺寸；形成间隙填充所述第二沟槽且被设置在所述第一沟槽的侧壁上的绝缘层；以及形成部分地填充所述第一沟槽的第二导电图案。
图IA是说明具有镶嵌位线的现有半导体器件的剖面图。图IB是说明在现有技术中根据临界尺寸差异而定的位线电容与位线电阻之间的关系的曲线图。图IC是说明在现有技术中位线与储存节点接触插塞之间的重叠区域的立体图。图2A是说明根据本发明第一示例性实施例的半导体器件的平面图。图2B是沿图2A的线A-A’截取的剖面图。图2C是说明根据本发明第一示例性实施例的位线与储存节点接触插塞之间的重 叠区域的立体图。图3A至3J是说明制造根据本发明的第一示例性实施例的半导体器件的方法的剖面图。图4是说明根据本发明的第二示例性实施例的半导体器件的剖面图。图5是说明根据本发明的第三示例性实施例的半导体器件的剖面图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并不应当解释为限定为本文所列的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。图2A是说明根据本发明第一示例性实施例的半导体器件的平面图，图2B是沿图2A的线A-A’截取的剖面图。参照图2A和图2B，隔离层22形成在半导体衬底21中。由隔离层22限定出有源区23。储存节点接触插塞29A和29B形成在有源区23的储存节点接触区中。位线36形成在有源区23的位线接触区中。储存节点接触插塞29A和29B由位线36分开。位线36以填充在镶嵌图案中的方式形成，所述镶嵌图案是通过刻蚀第一层间电介质或绝缘层24、刻蚀停止层25和第二层间绝缘层26而形成的。因此，将位线36称为镶嵌位线。初步储存节点接触插塞被镶嵌图案划分成单独的储存节点接触插塞29A和29B。用于划分储存节点接触插塞29A和29B的镶嵌图案具有由第一沟槽31和第二沟槽33构成的两阶沟槽结构。第二沟槽33的临界尺寸小于第一沟槽31的临界尺寸。位线36形成在第一沟槽31中，位线间隔件35填充在第二沟槽33中。位线硬掩模层37形成在位线36上。位线间隔件35形成在位线36与储存节点接触插塞29A和29B之间。位线间隔件35包括诸如氮化硅层的氮化物层。储存节点接触插塞29A和29B包括多晶硅层。硬掩模层图案30形成在储存节点接触插塞29A和29B和第二层间绝缘层26上。图2A中所示的附图标记BG代表掩埋栅。
如上所述，位线间隔件35沉积在储存节点接触插塞29A和29B与位线36之间。即，位线间隔件35间隙填充第二沟槽33且形成在第一沟槽31的侧壁上。图2C是说明根据本发明第一示例性实施例的位线与储存节点接触插塞之间的重叠区域的立体图。参照图2C，因为位线间隔件35填充在第二沟槽33中，因此重叠区域200减小，其中重叠区域200代表储存节点接触插塞29A和29B与位线36彼此面对的区域。例如，因为位线间隔件35填充在第二沟槽33中且位线36未沉积在第二沟槽33中，因此储存节点接触插塞29A和29B与位线36之间的重叠区域200减小。结果，在本发明的第一示例性实施例中，即使位线36的临界尺寸减小且位线36的 高度增加以保证位线电阻，但因为由电介质(绝缘)材料制成的位线间隔件35填充在第二沟槽33中且位线36未形成在第二沟槽33中，因此储存节点接触插塞29A和29B与位线36之间的重叠区域200减小。因此，储存节点接触插塞29A和29B与位线36之间的电容可以减小。再者，在本发明的第一示例性实施例中，因为位线36只形成在第一沟槽31中且位线间隔件35填充在第二沟槽33中，因此即使位线36的临界尺寸增大，储存节点接触插塞29A和29B与有源区23之间的接触面积也不会减小。例如，即使形成位线36的第一沟槽31的临界尺寸增大，但因为第一沟槽31的底部不会到达有源区23，因此储存节点接触插塞29A和29B与有源区23之间的接触面积也不会减小。图3A至3J是说明制造根据本发明第一示例性实施例的半导体器件的方法的剖面图。参照图3A，在半导体衬底21中形成隔离层22。通过本领域中公知的浅沟槽隔离(STI)工乙来形成隔尚层22。由隔尚层22限定出有源区23。虽未不出，但在形成隔尚层22之后，可以执行用于形成掩埋栅BG的工艺。因为在沿着线A-A’的剖面图中未示出掩埋栅BG，因此可以如本领域中公知地那样执行用于形成掩埋栅BG的工艺。然后，在包括有源区23的半导体衬底21的表面上形成层间绝缘层。例如，层叠第一层间绝缘层24、刻蚀停止层25和第二层间绝缘层26作为层间绝缘层。第一层间绝缘层24和第二层间绝缘层26包括诸如硼磷硅酸盐玻璃(BPSG)的氧化硅层。刻蚀停止层25包括氮化硅层。刻蚀停止层25在后续的镶嵌工艺中作为刻蚀停止件。虽未示出，但在形成层间绝缘层之前，可以将着落插塞(landing plug)形成为与储存节点接触插塞和位线连接。可以用将着落插塞形成为与隔离层22自对准。着落插塞包括多晶硅层。在另一个示例性实施例中，可以在隔离层22之前形成着落插塞。例如，在形成用于着落插塞的导电层之后，通过经由STI工艺刻蚀导电层来形成着落插塞。之后，通过利用着落插塞作为刻蚀阻挡层来刻蚀半导体衬底21而限定出沟槽，且形成隔离层22以填充沟槽。接着，在第二层间绝缘层26上形成储存节点接触掩模27。利用光致抗蚀剂层形成储存节点接触掩模27。然后，利用储存节点接触掩模27作为刻蚀阻挡层来刻蚀第二层间绝缘层26、刻蚀停止层25和第一层间绝缘层24。结果，限定出双储存节点接触孔28，所述双储存节点接触孔28每个同时地将相邻的有源区23开放。由双储存节点接触孔28开放的有源区23对应于储存节点接触区。有源区23具有岛形，并包括与储存节点接触插塞接触的储存节点接触区以及与位线接触的位线接触区。另外，有源区23还包括处在储存节点接触区与位线接触区之间的栅区，在栅区中形成栅。作为用于掩埋栅的区域的栅区可以具有沟槽结构。参照图3B，去除储存节点接触掩模27。之后，以填充双储存节点接触孔28的方式形成初步储存节点接触插塞29。为了形成初步储存节点接触插塞29，在沉积多晶硅层之后，执行化学机械抛光(CMP)或回蚀。因为每个初步储存节点接触插塞29同时与两个相邻的有源区23连接，因此也将它们称为合并的储存节点接触插塞(合并的SNC)。参照图3C，形成用于镶嵌工艺的镶嵌掩模30。镶嵌掩模30是用于将初步储存节点接触插塞29划分成各个储存节点接触插塞并且形成用于形成位线的镶嵌图案的掩模。镶嵌掩模30包括光致抗蚀剂层图案或硬掩模层图案。下文中，将镶嵌掩模30称为硬掩模层图案30。硬掩模层图案30包括诸如氮化硅层的氮化物层。·利用硬掩模层图案30作为刻蚀阻挡层来执行镶嵌工艺。镶嵌工艺包括用于限定出第一沟槽的第一次刻蚀工艺、用于限定出第二沟槽的第二次刻蚀工艺、以及用于刻蚀层间绝缘层的第三次刻蚀工艺。第一次刻蚀工艺是用于同时刻蚀初步储存节点接触插塞和层间绝缘层的工艺，第二次刻蚀工艺是用于进一步刻蚀初步储存节点接触插塞的工艺。在第一次刻蚀工艺与第二次刻蚀工艺之间执行牺牲间隔件工艺。回到图3C，通过第一次刻蚀工艺来刻蚀初步储存节点接触插塞29并限定出第一沟槽31。在第一次刻蚀工艺中，初步储存节点接触插塞29并未被完全划分，而是被部分地刻蚀。因此，初步储存节点接触插塞29保留在第一沟槽31的底部。当执行第一次刻蚀工艺时，层间绝缘层也被部分地刻蚀。例如，层间绝缘层的第二层间绝缘层26被刻蚀，且刻蚀在刻蚀停止层25处停止。即使在形成层间绝缘层时不使用用于执行刻蚀停止功能的氮化物层，也可以控制第一沟槽31的深度。参照图3D，在第一沟槽31的两个侧壁上形成牺牲间隔件32。牺牲间隔件32包括氧化物层。为了形成牺牲间隔件32，当在整个表面上沉积氧化物层之后，执行回蚀工艺。然后，执行第二次刻蚀工艺。即，利用牺牲间隔件32作为刻蚀阻挡层来刻蚀位于第一沟槽31之下的初步储存节点接触插塞29。据此，以将初步储存节点接触插塞29划分为各自独立的储存节点接触插塞29A和29B的方式定义出第二沟槽33。 参照图3E，去除牺牲间隔件32。通过上述的一系列工艺，形成了包括第一沟槽31和第二沟槽33的第一镶嵌图案201。第一镶嵌图案201将初步储存节点接触插塞29划分成独立的储存节点接触插塞29A和29B。相邻的储存节点接触插塞29A和29B的彼此面对的侧壁具有由第一沟槽31和第二沟槽33限定的阶梯状。第二镶嵌图案202形成在位线接触区。第一镶嵌图案201和第二镶嵌图案202以线状连接。参照图3F，执行第三次刻蚀工艺。例如，刻蚀在第二镶嵌图案202之下的层间绝缘层。第三次刻蚀工艺对刻蚀停止层25和第一层间绝缘层24进行刻蚀。据此，第二镶嵌图案202暴露出有源区23的要被位线接触的位线接触区34。当执行第三次刻蚀工艺时，隔离层22可以被部分地凹陷到第一镶嵌图案201之下。如从上述所能容易看出的，具有两级沟槽结构的第一镶嵌图案201形成在储存节点接触插塞29A与29B之间。具有单级沟槽结构的第二镶嵌图案202形成在要形成位线的区域中。两级沟槽的临界尺寸可以通过控制牺牲间隔件32的厚度来控制，且可以缩小两级沟槽的临界尺寸，只要随后能容易地将间隔件绝缘层填充到第一镶嵌图案201中即可。参照图3G，在包括第一镶嵌图案201和第二镶嵌图案202的整个表面上形成间隔件绝缘层35。间隔件绝缘层35包括诸如氮化硅层的绝缘层。另外，可以使用氧化硅层作为间隔件绝缘层35。再者，间隔件绝缘层35可以包括氧化硅层与氮化硅层的组合，即，它们的双层叠层或三层叠层。将间隔件绝缘层35形成到至少间隙填充第二沟槽33的厚度。使用间隔件绝缘层35作为位线间隔件。
参照图3H，通过选择性去除间隔件绝缘层35，使有源区23的要被位线接触的表面暴露。S卩，暴露出位线接触区34。为了暴露出位线接触区34，可以使用位线接触掩模(未示出)。因为以此方式暴露出位线接触区34，间隔件绝缘层35保留在第一镶嵌图案201的侧壁和底部上，并且仅保留在第二镶嵌图案202的侧壁上。换言之，间隔件绝缘层35仍间隙填充第一镶嵌图案201的第二沟槽33。间隔件绝缘层35用作位线间隔件。下文中，将间隔件绝缘层35称为位线间隔件35。参照图31，将位线36形成为部分地填充形成有位线间隔件35的第一镶嵌图案201和第二镶嵌图案202。在形成位线36时，在整个表面上形成导电层以填充第一镶嵌图案201和第二镶嵌图案202。然后，通过单独的工艺诸如CMP使导电层保留在第一镶嵌图案201和第二镶嵌图案202中。接着，使导电层凹陷预定的深度。在使导电层凹陷时，可以使用回蚀工艺。位线36包括阻挡层和位线金属层。可以利用诸如钨的金属来形成位线金属层。阻挡层包括氮化钛层。在形成阻挡层之前，可以执行离子注入工艺和硅化工艺。离子注入工艺是用于减小接触电阻的工艺，硅化工艺是用于形成欧姆接触的工艺。参照图3J，在包括位线36的整个表面上形成位线硬掩模层37。位线硬掩模层37包括诸如氮化硅层的氮化物层。由位线硬掩模层37间隙填充第一沟槽在位线36之上的开放部。接着，将位线硬掩模层37平坦化。以暴露硬掩模层图案30的表面为目标执行位线硬掩模层37的平坦化。平坦化使用CMP工艺。通过这样的平坦化，位线硬掩模层37只保留在位线36上。图4是说明根据本发明的第二示例性实施例的半导体器件的剖面图。参照图4，根据本发明的第二示例性实施例的半导体器件与第一实施例的半导体器件相似，除了在形成间隔件绝缘层35时第二沟槽33未被完全地间隙填充，利用另外的间隙填充绝缘层38间隙填充第二沟槽33以外。以与第一实施例相同的方式来执行除了用于形成所述另外的间隙填充绝缘层38的工艺以外的其它工艺。所述另外的间隙填充绝缘层38包括氧化物层或氮化物层。图5是说明根据本发明的第三示例性实施例的半导体器件的剖面图。参照图5，根据本发明的第三示例性实施例的半导体器件与第一实施例的半导体器件相似，除了在形成间隔件绝缘层35之前用间隙填充绝缘层39对第二沟槽33间隙填充以外。以与第一实施例相同的方式来执行除了形成间隙填充绝缘层39的工艺以外的其它工艺。间隙填充绝缘层39包括氧化物层或氮化物层。根据第二示例性实施例和第三示例性实施例，间隙填充绝缘层38或39填充在第二沟槽33中，且位线36不沉积在第二沟槽33中。结果，储存节点接触插塞29A和29B与位线36彼此面对的重叠区域减小。因此，即使随着位线36的临界尺寸减小而增加位线36的高度以保证位线电阻，储存节点接触插塞29A和29B与位线36之间的电容也可以减小。此外，因为位线36只形成在第一沟槽31中且间隙填充绝缘层38或39填充在第二沟槽33中，因此即使位线36的临界尺寸增加，储存节点接触插塞29A和29B与有源区23之间的接触面积也不会减小。例如，即使形成有位线36的第一沟槽31的临界尺寸增加，但 因为第一沟槽31的底部不会到达有源区23，因此储存节点接触插塞29A和29B与有源区23之间的接触面积不会减小。根据本发明的示例性实施例，因为绝缘层间隙填充在两级沟槽的下沟槽中且位线与储存节点接触插塞之间的面积减小，因此可以在没有位线电阻损失的情况下显著地减小位线与储存节点接触插塞之间的电容。此外，在本发明的示例性实施例中，因为储存节点接触插塞的下部之间的间隙可以减小，因此可以使储存节点接触插塞与有源区之间的接触面积最大化，由此可以有效地降低因储存节点接触插塞的电阻所造成的半导体器件故障的发生。虽然已结合具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种半导体器件，包括 第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离； 第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及 绝缘图案，所述绝缘图案填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。
2.如权利要求I所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有比所述第一沟槽的临界尺寸小的临界尺寸。
3.如权利要求I所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有朝所述第二沟槽的底部逐渐减小的临界尺寸。
4.如权利要求I所述的半导体器件，其中，所述绝缘图案包括形成在所述第二导电图案之下的第一绝缘图案，以及形成在所述第一导电图案与所述第二导电图案之间的第二绝缘图案，并且 所述第一绝缘图案具有比所述第二导电图案小的临界尺寸。
5.如权利要求I所述的半导体器件，其中，所述绝缘图案包括形成在所述沟槽的底部和侧壁上的第一绝缘图案，以及形成在所述第二导电图案与所述第一绝缘图案之间的第二绝缘图案。
6.—种半导体器件,包括 相邻的多个插塞，所述相邻的多个插塞由包括第一沟槽和第二沟槽的沟槽隔离； 位线，所述位线形成在所述第一沟槽中；以及 绝缘层，所述绝缘层填充所述位线之下的所述第二沟槽，且形成在所述插塞与所述位线之间。
7.如权利要求6所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并且具有比所述第一沟槽的临界尺寸小的临界尺寸。
8.如权利要求6所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有朝所述第二沟槽的底部逐渐减小的临界尺寸。
9.如权利要求6所述的半导体器件，其中，所述绝缘层包括形成在所述沟槽的底部和侧壁上的第一绝缘层，以及形成在所述位线与所述第一绝缘层之间的第二绝缘层。
10.如权利要求9所述的半导体器件，其中，所述第一绝缘层包括氮化物层，所述第二绝缘层包括氧化物层。
11.如权利要求6所述的半导体器件，还包括将相邻的有源区隔离的隔离层。
12.如权利要求11所述的半导体器件，其中，所述相邻的插塞包括形成在所述有源区之上且由所述沟槽隔离的储存节点接触插塞。
13.如权利要求12所述的半导体器件，其中，所述位线填充所述绝缘层之上的所述第一沟槽。
14.如权利要求13所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有比所述第一沟槽的临界尺寸小的临界尺寸。
15.如权利要求13所述的半导体器件，其中，所述第二沟槽被限定在所述第一沟槽之下，并具有朝所述第二沟槽的底部逐渐减小的临界尺寸。
16.如权利要求13所述的半导体器件，其中，所述绝缘层包括形成在所述沟槽的底部和侧壁上的第一绝缘层，以及形成在所述位线与所述第一绝缘层之间的第二绝缘层。
17.—种制造半导体器件的方法，包括以下步骤 在半导体衬底之上形成初步第一导电图案； 刻蚀所述初步第一导电图案并由此形成由包括第一沟槽和第二沟槽的沟槽隔离的第一导电图案，其中，所述第二沟槽被限定在所述第一沟槽之下，且具有比所述第一沟槽的临界尺寸小的临界尺寸； 形成间隙填充所述第二沟槽且被设置在所述第一沟槽的侧壁上的绝缘层；以及 形成填充所述第一沟槽的第二导电图案。
18.如权利要求17所述的方法，其中，包括所述第一沟槽和所述第二沟槽的所述沟槽通过以下步骤来限定 通过刻蚀所述初步第一导电图案来限定第一沟槽； 在所述第一沟槽的侧壁上形成牺牲层；以及 通过利用所述牺牲层作为阻挡层来刻蚀所述初步第一导电图案而限定第二沟槽，以将所述初步第一导电图案划分成所述第一导电图案。
19.如权利要求17所述的方法，其中，所述第一导电图案包括储存节点接触插塞，所述第二导电图案包括位线。
20.如权利要求18所述的方法，其中，形成所述初步第一导电图案的步骤包括形成将所述半导体衬底的相邻的有源区隔离的隔离层；并且其中，所述第二沟槽包括通过刻蚀所述隔离层所限定的第三沟槽。
全文摘要
本发明提供一种半导体器件及其制造方法，所述半导体器件包括第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案部分地填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。
文档编号H01L27/105GK102969317SQ201210115760
公开日2013年3月13日 申请日期2012年4月19日 优先权日2011年8月29日
发明者廉胜振, 郭鲁正, 朴昌宪, 黄善焕 申请人:海力士半导体有限公司