专利名称：多层互连结构及用于集成电路的方法
技术领域：
本发明大致上是关于用以形成多层互连结构及包含它们的集成电路的结构及方法。
背景技术：
通常采用多层互连作为复杂集成电路(IC)的一部分。如此处所使用的，“集成电路”这个术语及“1C”这个缩写字，是打算包含采用单石(monolithic)多层互连的任何电子系统，不论是否是形成在半导体衬底上。一般说来，该多层互连的各个阶层是由电性导电件的第一阶层(例如，识别为导电件MN)及各种导电件填充的通孔(例如，识别为VN+1/N)所组成，该电性导电件的该第一阶层被电介质中介层覆盖，在该电介质中介层上方为导电件的第二阶层(例如，识别为导电件MN+1)，该通孔在该两个导电件阶层MN+1及丽之间延伸，从而将一些该导电件MN+1电性耦接至位于彼此上方的一些导电件MN。该自变量N识别所 参考的互连阶层的该堆叠的该特别互连阶层。当该IC内的各种器具及其它组件的关键尺寸缩减以达成每一个更复杂的IC功能时，可能由该多层互连所赋予的包装密度限制及可能从其所引起的故障机制是重要的考虑。
发明内容
揭露一种形成含有多层互连结构的集成电路(IC)的方法。设置其上具有第N个电介质的衬底，希望在该第N个电介质中或上形成具有下导电件丽、上导电件MN+1及互连通孔VN+1/N的多层互连。下导电件MN是形成在该衬底上，该下导电件MN的上表面是凹陷低于该第N个电介质的上表面。第(N+1)个电介质是设置在该第N个电介质及该下导电件MN的该上表面上方。第(N+1)个孔洞是从该上导电件MN+1的希望位置形成穿过该第(N+1)个电介质，并且暴露该下导电件MN的该上表面。该第(N+1)个孔洞是以电性导电件填充，该电性导电件是配适以形成该上导电件MN+1及该连接通孔VN+1/N，并且与该下导电件MN的该上表面作出电性接触。在较佳实施例中，形成该下导电件MN包含在该衬底上形成至少一个第N个电介质、蚀刻至少穿过该第N个电介质的第N个孔洞(对应于该下导电件MN的该希望位置)、以电性导电材料(其是配适以作为该下导电件MN)填充该第N个孔洞、以及将该第N个孔洞中的导电材料移除至低于该第N个电介质围绕该第N个孔洞的凹陷部分内的该第N个电介质的上表面下方的该下导电件MN的上表面。在多层互连的堆叠正形成在该IC中时，也希望移除该第(N+1)个孔洞中的导电件材料至低于该第(N+1)个电介质的上表面下方的该上导电件MN+1的上表面，以及接着将N递增1，并且重复设置、蚀刻、填充、询问、及移除任何或所有希望连续互连阶层N，直到N =Q-I为止。设置一种集成电路(1C)，具有一个或多个第一阶层导电件MN、一个或多个第二阶层导电件MN+1以及至少一个将至少一个第二阶层导电件MN+1耦接至至少一个第一阶层导电件丽的通孔导电件VN+1/N，并且其中，该至少一个通孔导电件VN+1/N的上部分与该至少一个第二阶层导电件MN+1是自我对准的，而该至少一个通孔导电件VN+1/N的下部分与该至少一个第一阶层导电件MN是自我对准的。在较佳实施例中，该至少一个通孔导电件VN+1/N中有侧向阶梯，在该侧向阶梯中，该上部分与下部分相会。在另外实施例中，该第一阶层导电件MN包含分离第一侧向距离的至少第一及第二导电件MN，并且其中，该至少两个导电件MN的该第一个连接至该至少一个通孔导电件VN+1/N，而该至少一个通孔导电件VN+1/N中的该侧向阶梯与该至少两个导电件MN的该第二个分离的距离大于如果该至少两个导电件MN的该第二个是延伸至与该该侧向阶梯相同的阶层。提供一种用以形成多层互连的方法，包含设置其上具有第一电介质的衬底，用以支持该多层互连，其中，该多层互连具有下导电件丽、上导电件MN+1、层间电介质及互连通孔导电件VN+1/N，其中，该下导电件MN具有第一上表面，该第一上表面位于该第一电介质的第二上表面下方的凹部中；在该第一和第二表面上方形成该层间电介质；从该上导电件MN+1的希望位置蚀刻孔洞穿过该层间电介质，并且暴露该凹部中的该第一表面；以及以电性导电件填充该孔洞，以形成在上导电件MN+1的第一个与该凹部中的该第一上表面之间作出电性接触的该上导电件MN+1及该连接通孔导电件VN+1/N。
从阅读接下来的详细描述、并连同附图中伴随的图形，可更佳了解本发明，在该附图中，相同的编号代表相同或类似的组件，并且其中，图I显示集成电路的二阶层互连的简化平面视图，其中，MN+1及丽大约是垂直的；图2显示依据背景技术的图I的该二阶层互连的简化剖面视图，以例示通孔对准变异的不利效应；图3显示依据本发明的实施例的图I的该二阶层互连的简化剖面视图，其中，图2中所例示的该通孔对准变异的不利效应是实质地减少或避免；图4-图17例示依据本发明的另外实施例用以制造不同制造阶段的IC的方法的剖面视图，其中，依据图3的该配置，仅例示该互连部分，并且针对MN+1及MN是实质地平行的情况；以及图18-图19显示依据本发明的另外其它实施例用以制作包含例示于图3和图4-图17中的该二阶层互连的IC的方法的简化方块图，并且，如果希望的话，将它们予以堆叠，以形成多个互连阶层。
具体实施例方式该等附图及相关讨论例示集成电路(IC)的二阶层导电件-绝缘件-导电件三明治(例如，上导电件MN+1-(第N个电介质中介层)-下导电件MN)，其中，一些导电件MN+1是通过穿透该第N个电介质中介层的一个或多个电性导电通孔VN+1/N耦接至一些导电件MN。该字母N是使用作为识别该IC中的这种互连阶层的堆叠中的特别互连阶层的自变量。这种二阶层导电件-绝缘件-导电件三明治可堆叠数次(例如，对于N = 1、2、3、...)，以提供多层互连系统(不论需要多少互连阶层)，以达成该IC所希望的互连复杂性。为了方便描述起见，该导电件MN+1及丽可称为“金属”，但是应了解到，“金属”及“导电件”这些字在此处是交换地使用，以包含任何类型的电性导电件，不论是否为金属。半导体、掺杂的半导体、金属、半金属、金属合金、半导体-金属合金以及其组合，为这种电性导电件的非限制范例。“电介质”、“绝缘件”及“绝缘的”这些术语在此处是交换地使用，以描述某种材料，该种材料的电性导电性是足够低，以在此处所描述的该结构、装置及电路的操作上没有不利的影响。图I显示二阶层互连19、39的简化平面视图， 其中，MN+1及MN是大约垂直的。二阶层互连19包含丽导电件22、23及MN+1导电件24，由层间电介质33朝与图I的平面垂直的方向予以分离，并且，丽导电件22是通过通孔导电件VN+1/N26 (或显示于图2的剖面中的26’)而电性耦接至MN+1导电件24。二阶层互连39包含丽导电件22、23及MN+1导电件34，由层间电介质38朝与图I的平面垂直的方向予以分离，并且，丽导电件22是通过通孔导电件VN+1/N36(或显示于图3的剖面中的36’ )而电性耦接至MN+1导电件34。为了方便例示起见，图I中的通孔导电件VN+1/N26、36是例示为实线，即使它在MN+1导电件24、34下。图I中(及图2-图3中)的通孔导电件VN+1/N26、36的该实线例示当VN+1/N是侧向地(例如,左-右)稍微失准(misaligned)于MN导电件22的情况，而通孔导电件VN+1/N26’、36’的该虚线是例示当VN+1/N是表面上(nominally)侧向地(例如,左-右)对准于丽导电件22的情况。图2显示依据背景技术的图I的二阶层互连19的简化剖面视图，例示MN导电件22对VN+1/N导电件26 (或VN+1/N导电件26对丽导电件22)的侧向(例如，左-右)对准间隔变异的不利效应。二阶层互连19包含置于下方结构28上的复合层21。由层29、30、25所做成的层间电介质33分离导电件丽及MN+1。复合层21包含丽导电件22、23、第一(例如，电性绝缘)覆盖层29、第二(例如，电性绝缘)覆盖层30、绝缘件25、通孔VN+1/N导电件26、MN+1导电件24以及实质地侧向地围绕丽导电件22、23的电介质区域27，均置于下方结构28上。下方结构28可为半导体晶粒或晶圆、或绝缘件、或绝缘件上半导体(SOI)衬底、或另一个置下的二阶层互连结构。该自变量N= 1、2、3、...是使用在图I-图3中及其它地方，以指示可堆叠图2的任何数目的二阶层互连复合层21及图3的任何数目的复合层41，以致于可达成该希望的互连复杂度。仍然参考图2，丽导电件22及VN+1/N导电件26当耦接时，是处在一个电位、但丽导电件23可处在另一个显著不同的电位。将注意到，VN+1/N导电件26的左下角落261与MN导电件23的右上角落231是分离关键尺寸(CDN)31，该关键尺寸(CDN) 31是沿着电介质区域27与覆盖层29之间的接口 271。⑶N 31的真正尺寸视VN+1/N导电件26失准于丽导电件22、23的分量而定。本领域中的技术人员将了解到，一些失准是不可避免的，这是由于下阶层MN导电件22、23通常是在一个掩膜操作中形成，而通孔VN+1/N导电件26则是在不同的掩膜操作中形成。当该电路及互连包装密度增加时，丽导电件22及丽导电件23之间的分离距离32通常变得较小，并且，⑶N 31的该电位不利影响会变得较大。如果⑶N 31足够小的话，则显著的漏电流可经由层29的整体或沿着电介质区域27与层29之间的接口271，而在VN+1/N导电件26与丽导电件23之间流动。此外，当VN+1/N导电件26及丽导电件23是由稍微移动性材料(例如，铜或金)制成的，则电子迁移可变得显著，导致与时间(在电压上)相依的故障机制，由此，沿着CDN 31的接口 271的电阻会随着时间而减少，导致该IC (互连19形成一部分该IC)的最终故障。图3显示依据本发明的实施例由二阶层互连39所形成的图I的该二阶层互连的简化剖面视图，其中，例示于图2的该通孔失准或侵蚀的不利效应是实质地减少或避免。自变量N可应用至互连39 (例如，39-N)，以指示它可在这种二阶互连的堆叠中重复N次，该各自二阶层互连的各者均具有下导电件丽和上导电件MN+1及将一些该MN+1导电件联结至一些该置下的丽导电件的导电件通孔VN+1/N。组件或区域22、23、25及27在图3的二阶层互连39中是实质地相同，如在图2的二阶层互连19中，并且，其与图2连结的给定描述包含在此处，以供参考。二阶层互连39包含在下方结构28上的复合层41。由层50、58、25所制成的层间电介质38分离导电件MN及MN+1。层25的一些部分可延伸围绕导电件MN+1。复合层41包含丽导电件22、23、第一(例如，电性绝缘)覆盖层50、第二(例如，电性绝缘)覆盖层58、绝缘件25、通孔VN+1/N导电件36、上MN+1导电件34、及实质侧向地围绕丽导电件22、23的电介质区域27，所有均由下方结构28所支持。如先前所注意的，下方结构28可为半导体晶粒或晶圆、或绝缘件、或绝缘件上半导体(SOI)衬底、或另一个置下的二阶层互连结构、或结构、或任何对象。电介质区域27与下方结构28的结合也称为衬底40。 图3的二阶层互连39与图2的二阶层互连19的不同之处是在于，通孔VN+1/N导电件36的下部分362是配置以与置下的丽导电件22自我对准，但VN+1/N导电件36的上部分1265是配置以与上覆的MN+1导电件34自我对准。有了此配置，沿着接口 271的该关键尺寸(CDN)对应于丽导电件22与丽导电件23之间的分离距离32，而非小于图2的⑶N距离31。丽导电件23的右上角落231现在是由⑶N 37而与通孔VN+1/N导电件36的上部分1265的左下角落361分离，⑶N 37通过简单的几何可看出是大于图2的⑶N 31。通过调整层34的厚度341，CDN 37可作得更大，从而增加该对应的漏路径及减少该对应的漏电流。因此，对于相同分量的侧向失准或侵蚀而言，相比于图2的背景技术配置，图3的结构在相同的操作电压下将具有较低漏电流及显著地减少的电子迁移。纵使没有失准，该情况也是改进的，这是因为丽导电件23与VN+1/N导电件36的较大分离。这是本领域中的显著进展。此外，如果清况是在进一步IC缩减的过程(其中，导电件间隔仍然进一步减少，但掩膜对准公差仍然以较该导电件间隔缓慢的步伐实质地未改变或缩减)中产生的，则CDN尺寸37可通过增加层50的厚度而进一步增加。相比于图2的二阶层互连19，这是例示于图3的二层互连39的额外优点。本领域中的技术人员将了解到，此配置可通过以适当形状及位置的导电件丽、MN+1及VN+1/N及层50或均等物在各个复合层41中以迭加复合层41的方式(，对应于图3中所例示的该增加的CDN配置)，应用至N-阶层互连堆叠的任何或所有阶层39-N。图4-图17例示依据本发明的另外实施例用以在各种制造阶段504-517期间制造IC的方法的剖面视图，其中，只例示依据图3的配置的该互连部分，并且，只针对MN+1与MN是实质地平行的情况。结构604-617产生于制造阶段504-517。为了方便例示并且不打算限制起见，MN+1与丽在图4_图17是例不为实质地平行，而非如图I-图3所显不的是垂直。本领域中的技术人员将了解到，例示于图4-图17的制造阶段504-517，可使用以设置多层导电件配置，其中，连续的导电件层MN+1及丽(N = 1、2、3、...，等)具有任何相对的方位角(azimuthal)方位(orientation)。本领域中的技术人员也将了解到,该第一二阶层互连39-1(例如，N=I)具有导电件层丽=Ml以及MN+1 = M2，而该第二二阶层互连39-2(例如，N= 2)则具有导电件层丽=M2以及MN+1 = M3，以此类推。因此，有了例示于堆叠的图3和图4-图17的互连39，之后有了 N= i的互连39-N，该第一或置下的阶层39-i的该上导电件层(例如，MN+1 = Mi+1)是相同于该第二或上覆的复合阶层39-(i+l)对应于N= i+1的该下导电件层(例如,MN = Mi+1),该互连堆叠中的所有连续互连层或阶层39-N均依此类推。现在参考图4的制造阶段504，设置具有上表面281的下方结构28。如先前所注意的，下方结构28可为半导体晶粒或晶圆、或绝缘件、或绝缘件上半导体(SOI)衬底、或另一个置下的二阶层互连结构、或结构、或任何对象。在通常的配置中，组成该IC的剩余部分的该有源装置是位于下方结构28中，其制作将视被实作的该特别IC而定。有源与无源装置制作在本领域中已众所周知。该自变量N= 1、2、3、...是使用以指示任何数目的图3的二阶层互连复合层41均可被堆叠，以致于可达成该完成的IC所希望的互连复杂度。假定 (例如，电介质)具有上表面271 (其中，将形成第一层导电件MN)的层或区域27，是出现在下方结构28的上表面281上。电介质区域27可设置为一部分下方结构28或形成在下方结构28上。任一配置均是有用的。电介质区域27与下方结构28的结合也称为衬底40。具有初始厚度501’的覆盖层50和具有厚度53的覆盖层52希望是形成在层或区域27的上表面271上。虽然只例示二覆盖层50、52，然而在其它实施例中，可设置额外的覆盖层，以促进(举例说明、而非打算限制)掩膜和差分蚀亥Ij (differential etching)。图4_图17的覆盖层50对应于图3的覆盖层50。具有初始厚度501’的覆盖层50希望是电介质或其它实质地绝缘的材料，该材料相对于其所邻接的材料(例如，电介质区域27、最终使用以形成导电件层MN的导电件材料、以及可在层50上方的另外层)是可差分蚀刻的。覆盖层50也可在接下来的薄化或蚀刻操作期间，作为硬掩膜。氮化硅、硅氧化物及碳化硅是覆盖层50的有用材料的非限制范例，但也可使用其它可选择性蚀刻的电介质材料。较佳是氮化硅。将了解到，在连续的二层互连39-N中，针对覆盖层50可使用不同材料。通过范例并且不打算限制，厚度51’是方便地在大约10至300纳米的范围内，且较佳地在大约20至100纳米的范围内，但其它厚度也可使用在其它实施例中。具有厚度53及上表面54的覆盖层52希望是阻挡层，以防止用作MN的该导电件的层间扩散(interlayer diffusion),并促进差分蚀刻。氮化钛、氮化娃、娃氧化物、及其组合为覆盖层52的有用材料的非限制范例，但也可使用其它阻挡及蚀刻阻止材料。较佳是氮化钛。将了解到，在连续的二层互连39-N中，针对覆盖层52可使用不同材料。通过范例并且不打算限制，厚度53是方便地在大约I至200纳米的范围内，且较佳地在大约20至100纳米的范围内，但其它厚度也可使用在其它实施例中。在另外其它实施例中，层52可省略。再次参考图4，上覆的覆盖层52是具有开放部分101、102及关闭部分103的掩膜层100。掩膜100是用来蚀刻分别在开放部分101、102下方的孔洞105、106 (见图5)，该孔洞105、106最终(见图6)会被组成该丽导电件的材料填充。因此，开孔101、102分别实质地定义MN导电件23、22的尺寸和位置。光阻是掩膜100的适当材料，但也可使用众所周知的其它硬或软掩膜材料。希望包含抗反射底层(未显示)，在掩膜100下方，但在其它实施例中它可以省略。这种抗反射底层在本领域中是众所周知的。结构604产生于制造阶段504。
现在参考图5的制造阶段505，蚀刻或者磨损图4的结构604，以设置延伸穿过覆盖层50、52进入电介质区域27到达表面271下方的深度272的孔洞105、106。深度272将视导电件MN的希望导电性而定。通过范例但不打算限制,深度272方便地在大约I至300纳米的范围内，并且较佳在大约40至200纳米的范围内，但在其它实施例中也可使用其它深度。CHF3、CH3F4、CC14、SF6及氩是形成孔洞105、106的有用方式的非限制范例，但也可使用其它蚀刻或磨损技术，视组成区域27及覆盖层50、52的材料而定。对于以上所例示的材料组合而言，氩是较佳用来穿透层52，而CHF3是较佳用来蚀刻层50及区域27。结构605产生于制造阶段505。现在参考图6的制造阶段506，图5的结构605的孔洞105、106是以导电件丽所希望的该导电材料(或多种材料)60予以填充。掩膜100可在这种填充操作期间留在适当的地方，或在其之前移除，如图所显示。任一配置均是有用的。铜、铝、钴及钨是用来填充孔洞105、106的适当导电件的非限制范例，但也可使用其它导电件。较佳是铜，一般而言是通过电镀来主要地应用，但也可使用本领域中其它众所周知的材料及应用技术。希望首先将孔洞105、106在沉积该铜之前，对齐于具有钽或氮化钽的薄晶种层(未显示)，但也可使用 其它晶种材料。钽为较佳的晶种材料。应用晶种层及以电镀的铜或其它导电件材料填充孔洞105、106，在本领域中是众所周知的。结构606产生于制造阶段506，其中，孔洞105、106已经以将组成丽导电件22、23的导电件予以填充。现在参考图7的制造阶段507，处理图6的结构606，以移除上覆在覆盖层52的导电件60 (及掩膜100，如果仍然出现的话)及覆盖层52的部分；在大约层50的上表面56处停止。在此方面，希望覆盖层50较上覆的层52更能抵抗任何移除技术，以致于可促进在到达层50停止该移除工艺。可使用薄化工艺期间所作的分光镜测量，以测量何时已到达层50。化学机械研磨(CMP)是移除这些层或区域的较佳手段，但也可使用其它移除技术。在此工艺期间，也方便地移除表面56的阶层上方的孔洞105、106内的导电件材料60，但这并非重要的。层50的剩下厚度501在大约I至500纳米的范围内，更方便地在大约I至300纳米的范围内，且较佳是在大约10至100纳米的范围内，但也可使用较大及较小的厚度。结构607产生于制造阶段507。现在参考图8的制造阶段508，希望但并非重要的选择性蚀刻或处理图7的结构607，以致于导电件材料60在孔洞105、106中的上表面61在孔洞105、106的部分62的覆盖层50的上表面56下方凹陷距离57。在较佳实施例中，距离是小于或等于层50的厚度501，以致于导电件60的上表面61仍然在区域27的上表面271的阶层处或上方。此避免具有区域27在孔洞105、106的侧壁中的部分暴露至接下来的处理。此是希望避免或最小化与组成电介质区域27的特别材料有关的电子迁移效应，该电介质区域27在不同的互连阶层中可有所不同。在一个实施例中，在孔洞105、106的部分62的制造阶段508中所显示的凹陷导电件22、23的上表面61，可在CMP期间通过利用孔洞105、106中的导电件材料60与层50的围绕材料(或层及任何上覆的层)之间的差分移除速率加以实行。在另一个实施例中，在孔洞105、106的部分62的制造阶段508中所显示的凹陷导电件22、23的上表面61，可在CMP通过湿或干蚀刻孔洞105、106中的导电件60的暴露上表面61而完成之后，加以实行。任一技术均是有用的。蚀刻剂的选择视导电件60的选择而定。由于覆盖层50较佳是具有与孔洞105、106中的导电件60实质地不同组成的电介质，因此，选择选择性蚀刻剂或其它移除技术是落在本领域中技术人员的能力内。在导电件60含有铜的情况下，接着可例如通过将导电件60氧化至希望的深度并接着使用氢氟酸或其它试剂(其对导电件60的该氧化物可合理地选择)，来完成凹陷孔洞105、106的上部分62中的导电件60的上表面61，但也可使用其它移除技术，例如但不限定于直接式湿或干蚀刻孔洞105、106的上部分62中所暴露的导电件60的上表面61。导电件60仍然在孔洞105、106的下部分107中的部分设置分别显示于图3和8中的丽导电件23、22。结构608产生于制造阶段508。现在参考图9的制造阶段509，图8的结构608接着由具有上表面59的另外覆盖层58选择性覆盖。图9-图17的覆盖层58对应于图3的覆盖层58。如果结构508接下来将暴露至相当高温(其促进金属迁移)，则希望设置 覆盖层58，以抑制从导电件22、23的金属迁移。然而，如果这种高温暴露不需要的话，则可省略层58，那个选择视导电件60的材料及互连39及相关IC的制造工艺期间的后续整体热预算而定，互连39是该IC的一部分。这种热预算计划在本领域中是熟悉的活动。虽然覆盖层58的有用目的是限制MN导电件22、23的导电件60的材料向外扩散，然而，也希望它相对于覆盖层50可差分地蚀刻，反之亦然。硅碳化物、硅氧化物、钛氮化物、碳及富碳化合物为有用于覆盖层58的材料的非限制范例。通过范例但不打算限制，覆盖层58的厚度581是方便地在大约I至100纳米的范围内，并且较佳地在大约I至50纳米的范围内，但在其它实施例中也可使用其它厚度。结构609产生于制造阶段509。现在参考图10的制造阶段510，具有厚度251的绝缘件25是形成在图9的结构609的覆盖层58的表面59之上(如果覆盖层58有出现)、或形成在导电件22、23的暴露表面61和覆盖层50上方(如果覆盖层58没有出现)。针对绝缘件25所选择的材料视许多因素而定，例如，该IC设计所能容忍的层间电容及漏电流、连同沉积或生长及蚀刻伴随不同材料选择的化学药剂。有许多的候选对象，并且，特别IC设计的精确的电介质中介层材料选择，将随着这种设计及其相关制造设施而变化，并且是在本领域中的技术人员的能力内。可使用有机及无机材料。低介电系数电介质通常较佳，其中，介电系数为绝缘件25的材料的电容率(permittivity)。在本领域中已知为“SIC0H”或“SiOC”的铜掺杂硅氧化物以及在本领域中已知为“0MCTS”的八甲基环四娃氧烧(octa-methyl-cyclo-tetra-siloxane)为对绝缘件25有用的众所周知材料的非限制范例，但也可使用其它电介质材料。较佳是0MCTS。通过范例但并非限制，绝缘件25的厚度251方便地在大约I至500纳米的范围内，且较佳是在大约20至300纳米的范围内，但在其它实施例中可使用其它厚度。如先前所注意的，覆盖层58可予以省略或与绝缘件25结合。上覆绝缘件25为具有厚度71的覆盖层70、具有厚度73的覆盖层72、及掩膜层
120。虽然只例示二覆盖层70、72，然而在其它实施例中，可设置额外的覆盖层，以促进(例如但不限制)掩膜及差分蚀刻。在另外实施例中，掩膜层120可具有置下的抗反射覆盖(未显示)。这种用于IC照像-掩膜操作的覆盖在本领域中是众所周知的。覆盖层70在功能及希望的性质上是类似于覆盖层50，并且，其与先前图形相关联的讨论于此处并入，以作为参考。氮化硅是较佳的覆盖层70的材料。通过范例且非限制，覆盖层70的厚度71是方便地在大约10至300纳米的范围内，并且较佳是在大约20至100纳米的范围内，但在其它实施例中，也可使用较大及较小的厚度。
除了其它对象以外，使用覆盖层72，以设置硬掩膜，用以定义导电件MN+1的位置，并且部分地用以定义通孔VN+1/N的位置和尺寸。氮化钛、氮化硅、及硅氧化物是针对覆盖层72的适合材料的非限制范例，但也可使用其它材料。针对覆盖层72，较佳是氮化钛。通过范例但并非限制，层72的厚度73方便地在大约I至200纳米的范围内，并且较佳地在大约20至100纳米的范围内，但在其它实施例中也可使用其它厚度。掩膜120方便地是光阻，但也可使用在本领域中众所周知的其它硬或软掩膜材料。掩膜120具有开放部分121、122及关闭部分123。除了其它对象外，开孔121、122将实质地定义互连39-N中的上导电件MN+1的位置及侧向尺寸，其中，该自变量N识别该特别的互连堆叠阶层。结构610产生于制造阶段510。为了方便起见，“电介质中介层68”及“层间电介质68”术语是使用来统一称为一个或多个层58、25、70、72,这是由于在制造期间的不同时间，它们将分离上导电件MN+1及下导电件丽，以及，如图15-图17所显示的，用来形成上及下导电件MN+1及丽的导电件80及60。图10-图17的电介质中介层68是类似于图3的中介层38，但省略层50。也将是明显的是，在后续制造阶段期间，一些层58、25、70、72可从中介层68移除。现在参考图11的制造阶段511，蚀刻或者磨损图10的结构610，以形成分别具有侧向宽度127、128的孔洞125、126，该孔洞125、126分别穿过掩膜开孔121、122。掩膜开孔
121、122及具有生成宽度127、128的孔洞125、126实质地决定导电件MN+1的位置及侧向宽度。孔洞126也可决定通孔VN+1/N的侧向宽度，通孔VN+1/N的位置是在图12的制造阶段512中决定。这些侧向宽度是显示在此处稍微宽于用来形成与图4-图9相关的导电件MN的等效开孔及孔洞，但此仅是方便呈现，而并不打算限制。导电件MN+和导电件MN及通孔VN+1/N可具有相同的侧向宽度或较大或较小的侧向宽度，视设计者的需要及制造线的能力而定，并且，这种侧向宽度在不同的方位角方位上可不相同。所有这种配置均是有用的，并且可随着互连阶层的不同而有所变化。CHF3、CH3F4、CC14、SF6及氩为用以形成孔洞125、126的有用蚀刻手段的非限制范例。氩较佳是用来穿透层72，而CHF3是较佳用来蚀刻层70。蚀刻沟漕或孔洞125、126以穿过覆盖层72，并且，希望地但并非主要地至少部分穿过覆盖层70，以致于覆盖层70的厚度75仍然在孔洞125、126的底部处。覆盖层70的剩下厚度75有用的是覆盖层70的初始厚度71的大约百分之I至90，方便地是覆盖层70的初始厚度71的大约百分之10至70、以及较佳地是覆盖层70的初始厚度71的大约百分之10至50，尽管在其它实施例中也可使用其它百分比。在其它实施例中，可蚀刻孔洞125、126穿过覆盖层70。任一配置均是有用的。结构611产生于制造阶段511。现在参考图12的制造阶段512，掩膜120从图11的结构611移除，并且以具有开放部分131及关闭部分132的掩膜130所代替。掩膜130定义与已经形成的孔洞126结合的VN+1/N的位置。光阻是掩膜130的适当材料，但也可使用本领域中众所周知的其它硬或软掩膜。与掩膜120—样,抗反射层(未显不)在额外的实施例中，可设置在掩膜130下方。侧向宽度133的开放部分131定义该打算的位置，如果不是通孔导电件VN+1/N的精确尺寸。为了方便呈现起见，掩膜开孔131的侧向宽度133是显示为稍微大于在制造阶段511中所形成的孔洞126的侧向宽度128，但在其它实施例中，也可使用宽于或窄于或相同宽度。结构612产生于制造阶段512。现在参考图13的制造阶段513，蚀刻图12的结构612，较佳地掩膜130仍在适当的位置，以创造具有与图12的孔洞126实质相同的侧向宽度128的孔洞1261，但延伸穿过覆盖层72、70至覆盖层70下方的置下的绝缘件25中的深度1262。掩膜130的该上部分可在蚀刻较深的孔洞1261的过程中，被部分地侵蚀，但仍足够保护孔洞125延伸进入掩膜130的关闭部分132下方的覆盖层70中。掩膜130 (如果出现的话)及层72和70作为蚀刻掩膜，该蚀刻掩膜用来实质地定义具有侧向宽度128及初始深度1262的孔洞1261。溅镀及反应式离子蚀刻为用来设置孔洞1261的有用蚀刻程序的非限定范例，但也可采用其它蚀刻或材料移除方法。较佳是反应式离子蚀刻(RIE)，使用在本领域中用于面临的特别材料的已经描述或众所周知的试剂。结构613产生于制造阶段513。现在参考图14的制造阶段514，使用已经描述的方法，另外蚀刻图13的结构613，以设置具有宽度128的实质较深的孔洞1263，以穿过绝缘件25并且穿过覆盖层58，而到达覆盖层50及孔洞106的部分62中的导电件22的上表面61。覆盖层50希望对希望用来穿透绝缘件25及覆盖层58的蚀刻是不敏感的，因此，层50围绕丽导电件22的表面61上方的层50中的孔洞106的部分62仍然实质地原封不动，但该材料(例如，位在MN导电件22的表面61上方的孔洞106内的覆盖层58)则被移除，从而暴露具有侧向宽度108的MN导电件22的上表面61。在此范例中，孔洞1263在覆盖层50中的孔洞106内的下部分1266的侧向宽度108是小于孔洞1263在覆盖层50上方的上部分1264、1265的侧向宽度128，但 此仅是为了方便例示，而不打算用于限制。侧向宽度128较佳是大于侧向宽度108，但此不是重要的。任一配置均是有用的。仍然参考图14，在孔洞1263被形成的同时，希望蚀刻孔洞1251穿过初始孔洞125下方的覆盖层50的剩余部分，进入绝缘件25至深度1252。孔洞1251的深度1252小于孔洞1263的深度，这是因为蚀刻穿过覆盖层70在初始孔洞125下方的剩余厚度75 (见图11-图13)必需在孔洞1251可到达绝缘件25之前发生。因此，孔洞1263可一直穿透绝缘件25至MN导电件22的上表面61，但孔洞1251仅穿透至深度1252。在另外的实施例中，设置额外的掩膜步骤(未显示)，其中，设置类似于掩膜130的掩膜，具有暴露孔洞125的开孔及覆盖孔洞1261或孔洞1263的关闭部分，视孔洞1251是否在孔洞1263之前或之后蚀刻。此另外的掩膜是用来分别从孔洞1263蚀刻孔洞1251。任一配置均是有用的。深度1252可依据于后续制造阶段期间将形成在孔洞1251中的导电件MN+1的希望厚度加以调整。结构614产生于制造阶段514.现在参考图15的制造阶段515，导电件80是应用在图14的结构614，以便以实质相同的方式、并且使用实质相同的材料(针对图5-图7的导电件60所描述的)填充孔洞1251及1263，尽管在其它实施例中也可使用其它导电件及应用。导电件80在孔洞1251中的部分对应于MN+1导电件35，而导电件80在孔洞1263的上部分1264中的那个部分对应于MN+1导电件34，并且导电件80在孔洞1263的中心部分1265和下部分1266中与丽导电件22的上表面61 (见图14)作奥姆接触(Ohmic contact)的那个部分是对应于图3和图16-图17的通孔导电件VN+1/N36。导电件60及与图5-图7相关的生成丽导电件22、23的讨论是并入本文，并参考例示于图16-图17的导电件80和相同的MN+1导电件34、35及连接通孔导电件VN+1/N36。结构615产生于制造阶段515。在其它另外实施例中，导电件材料60及80可有所不同。现在参考图16的制造阶段516，将图15的结构615通过例如CMP以与相关于图7所描述的几乎相同的方式加以侵蚀，以暴露覆盖层70的上表面74以及填充覆盖层70中的开孔703、705及绝缘件25中的孔洞1263和1251的导电件材料80的剩余部分，其从而形成图I的MN+1导电件34和置下的VN+1/N导电件36及MN+1导电件35。图4-图17的覆盖层50对应于图3的覆盖层50，而图9-图17的覆盖层58是相同于图3的覆盖层58。图15-图17的层间电介质68对应于图3的层间电介质38，但层50是省略，以显示进一步细节。并且，层72在制造阶段516中已经从电介质中介层68移除。当数个二层互连将被堆叠时，第二二阶层互连(例如，阶层39-2)的MN+1导电件34、35的自我对准部分362’是相同于由图3和16的互连39所例示的该第一二阶层互连(例如，阶层39-1)的MN导电件的自我对准区域362。在导电件MN+1打算作为多阶层互连堆叠的最上阶层的情况下，该制造工艺可终止在此阶段，留下暴露于覆盖层70中的导电件34、35的上表面81’，如图16中的实线所显示的。在另外实施例中，可继续CMP，直到覆盖层70已经从电介质中介层68移除为止，并且，导电件34、35的上表面81”是实质地暴露以与绝缘件25的上表面252同高，如由图16中的虚线所显示的。任一配置均是有用的。结构616产生于制造阶段516。现在参考图17的制造阶段517，其例示另一个实施例，其中，使用CMP以暴露覆盖层70的上表面74。形成MN+1导电件34、35的导电件材料80的上表面81’也予以暴露并 且初始实质地与上表面74同高，如由图17的虚线所显示的。接着，以与图8有关的几乎相同方式(考虑导电件材料60和80的组合物中的差异)，蚀刻或侵蚀暴露表面81’，以与图8有关的实质相同的方式(其中，MN导电件22、23的上表面61是凹陷)，在孔洞1263中设置MN+1导电件34的凹部的上表面84，并在孔洞1251中设置MN+1导电件35的凹部的上表面85。结构617产生于制造阶段517，其中，阶层N= I或(N = i，其中，i是1、2、3、或...等)的导电件MN+1准备用作阶层N = 2或N= i+1等的该下导电件丽。因此，图3和17的VN+1/N导电件36中接触导电件阶层MN的表面61 (其引起改进的关键尺寸32、37)的自我对准部分362，通过在MN+1导电件34、35的导电件表面84、85上方的孔洞125、126中的自我对准区域362’，加以重复。当N= i+1的该下一个互连阶层导电件形成时，弓丨起自我对准区域362’。此手段(相同于自我对准区域362的自我对准区域362’引起改进的关键尺寸32、37)可被建构进入各个二阶层互连三明治39-N的上导电件MN+1，以致于连续的阶层N = 2、3、4、...等，可迅速地堆叠，以提供具有在所有互连阶层中所获得的较大关键尺寸32、37的任何希望多阶层互连复杂度。因此，图3的增大的关键尺寸32、37的优点，可应用至该堆叠中的所有导电件阶层。这是本领域中的显著进展。图18-图19显示依据本发明的其它另外实施例用来制作包含图3和图4-图17的二阶层互连39 (并且将它们堆叠以形成多互连阶层，如果需要的话)的IC的方法800的简化方块图。在描述方法800中，引用图3和图4-图17的制造阶段514-517的各种参考编号，但这些是打算作为范例而非限制。在描述方法800中，为了方便解释起见，假定形成Nth互连阶层39-N，其中，下或第一导电件层是丽，上或第二导电件层是MN+1，而通孔VN+1/N是设置在一些位置之间。在描述方法800的各种步骤中，对第N个及第(N+1)个孔洞、电介质层、导电件等，作出参考。方法800的各种步骤可重复，以致于可建构多个互连层39-N(N =
1、2、3、...等)，一个堆叠在另一个上方，其中，自变量N每次重复递增，记住，下或置下的互连39-(N= i)的导电件MN+1可作为次一个高的或上覆的互连39-(N= i+1)的导电件丽。现在参考图18，方法800开始于开始801及初始步骤802，其中，有供应衬底(例如，衬底40)，该衬底40其中或其上具有第N个电介质(例如，电介质层50及区域27)，希望形成具有下导电件丽(例如，导电件22、23)、上导电件MN+1 (例如，导电件34、35)及互连通孔VN+1/N(例如，导电通孔36、36’)的多层互连(例如，互连39-N)。一般而言，组成该IC(该多阶层互连(例如，39-N)是该IC的一部分)的一些或全部有源装置将使用本领域中众所周知的手段已经形成(但并非主要的)在衬底(例如，40)中。在讨论图18-图19时，将了解到，任何数目的下导电件MN(例如，22、23)可形成在一起，并且，任何数目的上导电件MN+1(例如，34、35)可形成在一起，而一些上覆下导电件(例如，22)的上导电件(例如，34)将通过该互连通孔VN+1/N(例如，36、36’ )而耦接，而其它上(例如，35)及下导电件(例如，23)并非通过这种通孔而耦接。因此，那是通过范例而非限制而反应在所包含的参考编号中。在步骤804中，该下导电件MN(例如，导电件22、23)是形成在该衬底(例如，40)上，其中，该下导电件丽(例如，22、23)的上表面(例如，表面61)是凹陷低于该第N个电介质(例如，层50及区域27)的上表面(例如，表面56)。在步骤806中，第(N+1)个绝缘层(例如，图15-图17的层68，从图9_图10及接下来中所显示的一些或所有层58、25、70、72所形成的)是设置在该第N个电介质(例如， 层50)及该下导电件MN(例如，22、23)的该上表面(例如，表面61)上方。在步骤808中，从该上导电件MN+1 (例如，导电件34)的希望位置(例如，掩膜开孔122)，蚀刻第(N+1)个孔洞(例如，孔洞1263)穿过该第(N+1)个绝缘层(例如，层68)，并且暴露该下导电件MN(例如，22)的该上表面(例如，表面61)。在步骤810中，该第(N+1)个孔洞(例如，孔洞1263)是以电性导电件(例如，导电件80)填充，该电性导电件是适配以形成该上导电件MN+1(例如，导电件34)及该连接通孔VN+1/N(例如，导电通孔36、36’)，并且与该下导电件丽(例如，22)的该上表面(例如，61)作电性接触。在询问步骤812中，决定该多阶层互连堆叠(例如，39-1、39_2、. . . 39-Q，其中，N =Q)是否完成，或换一种说法，该希望数目(例如，N = Q)的二层互连39-N是否已经形成在另一个的顶部，而以该适当的导电引脚丽、MN+1在彼此之上，并且，视需要在连续的导电件层之间形成层对层互连通孔导电件VN+1/N。如果询问812的结果是“否”，并且N < Q-1，则方法800希望将通孔路径813-1进至步骤816，其中，该第(N+1)个孔洞(例如，孔洞1263)中的导电件材料(例如，导电件80)予以移除至低于该第(N+1)个电介质(例如，图17的层68)的上表面(例如,表面74)下方的该上导电件MN+1 (导电件34、35)的上表面(例如，图17的表面81’、84)。这是作成，以致于该刚完成的互连(例如，N= i)的该上导电件MN+1 (例如，导电件34、35)不需进一步修正便可作为下一个上覆的互连阶层(例如，其中，N已经被指引至N = i+1)的该下导电件丽。以此方式，具有该下导电件MN在各个凹陷的互连阶层39中(例如，在图3的层50的部分62的等效物中)的特征(以致于可在邻接的下导电件丽与该连接VN+1/N通孔(在该导电件阶层之间形成)之间获得增加的关键距离(例如，距离32、37))，可视需要进行穿过该多阶层互连堆叠的每一个阶层。接着移除步骤818直到N = Q-1，方法800接着跟着从步骤816的路径817，至递增步骤818。如果N = Q，则移除询问818并不必要，尽管可包含在其它实施例中，并且方法800可从步骤812经由路径813-2而直接行进至递增步骤818，并接着至最终重复设置、蚀刻及填充步骤806、80-8、810及询问812，其结果接着是是，引导至结束820。虽然希望移除步骤816在形成互连层的堆叠的任何阶段的重复设置、蚀刻及填充步骤806、808、810之前，本领域中的技术人员将了解到，如果下导电件丽(例如，导电件23)的其它者与N = j (其中，j可参考该堆叠中的任何互连阶层而采用任何数值)的通孔导电件VN+1/N(例如，26、26’ )之间的分离31(见图2)没有落在低于关键尺寸数值⑶j，则它是不必要的。举例来说，此可在MN导电件至图2的导电件间隔32并非限制N = j至该最小布局尺寸、而是较大的情况时发生。CDj的数量视所使用的特别工艺而定。在此情况下，由图3中所例示的该实作所设置的CD 37中的改进可能不需要，并且，针对这种互连阶层39-j，可省略步骤816，而方法800可经由路径813-2进行至递增步骤818。任一配置均是有用的。在步骤818中，递增自变量N，以致于当方法800经由路径819进行至重复步骤806-810时，在刚完成的步骤812或816期间所使用的该自变量N = i是在步骤818中设定为N = i+1，并且每一次重复步骤818 (视步骤806-810(及816，如果使用的话)需要重复的次数而定)，直到N = Q为止，在那时，询问812的结果是是，而方法800进行至结束820。应注意到,对于N=l、2、3、...Q的各个重复而言，下导电件MN、上导电件MN+1及通孔导电件VN+1/N的希望尺寸和侧向位置及间隔可不相同。 图19例示图18中所例示的方法800的步骤804的进一步细节。现在参考图19，在步骤804-1中，至少第N个电介质(例如，电介质50)是形成在该衬底(例如，衬底40)上。在步骤804-2中，蚀刻第N个孔洞(例如，孔洞105、106)至少穿过该第N个电介质(例如，电介质50)，对应至该下导电件丽(例如，导电件22、23)及最后通孔VN+1/N(例如，36、36，)的该下部分(例如，362)的该希望位置(例如，101、102)。在步骤804-3中，该第N个孔洞(例如，孔洞105、106)是以电性导电件(例如，导电件60)填充，该电性导电件是适配以作为该下导电件丽(例如，导电件22、23)。在步骤804-4中，移除该第N个孔洞(例如，孔洞105、106)中的导电材料(例如，导电件60)至低于该第N个电介质(例如，电介质50)围绕该第N个孔洞(例如，孔洞105、106)的凹陷部分(例如，部分62)内的该第N个电介质(例如，电介质50)的上表面(例如,表面56)下方的该下导电件丽(例如，导电件22、23)的上表面(例如，表面61)。通孔VN+1/N的该下部分(例如，部分362)至终将形成在该凹陷部分(例如，62)中。方法800接着进行至步骤806。通过重复方法800的该适当步骤，例如，N = Q次(如以上所描述的)，则Q多层互连39-Q可予以堆叠，以形成具有任何希望复杂度的多互连阶层的1C，其中，Q可具有任何数值。当此如先前实施例中所例示的作成时，下MN导电件22、23上方的电介质层50的凹陷部分62中的通孔VN+1/N导电件36、36’的自我对准通孔连接区域362设置关键尺寸32、37，该关键尺寸32、37是显著地大于背景技术的关键尺寸31 (例如，相比于图2-图3)，在整体电路区域中没有增加。这种在关键尺寸32、37中的改进，可在该多层互连39-1. . . 39-Q的每一阶层中设置。由方法800所设置的关键尺寸中的改进应用至制造期间所遇到的随机对准变异及互连阶层至互连阶层对准可能是实质地完美的情况。这在采用多阶层互连的IC技术领域中是显著的进展，并且对于寻求进一步缩减IC设计规则及增加IC复杂度而言，是特别有价值的。虽然至少一个范例实施例已经呈现在本发明的先前详细描述中，然而，应体会到的是，存在为数甚多的变异。也应体会到的是，该范例实施例或该等范例实施例仅是范例，而不打算以任何方式限制本发明的范围、应用、或组构。反而是，该先前的详细描述将提供本领域技术人员更方便的地图，用以实作本发明的范例实施例，可了解在所描述的组件的功能和配置、及范例实施例中的制备方法中，可作出各种改变，而不致于背离附随的权利要求及其法律上的均等物的范围。 ·
权利要求
1.一种用来形成具有多层互连结构的集成电路的方法，包括 供应其上具有第N个电介质的衬底，希望在该第N个电介质中或上形成多层互连，该多层互连具有下导电件丽、上导电件MN+1及互连通孔VN+1/N ； 在该衬底上形成该下导电件MN，该下导电件MN的上表面凹陷低于该第N个电介质的上表面； 在该第N个电介质及该下导电件MN的该上表面上方,设置第N+1个电介质； 从该上导电件MN+1的希望位置，蚀刻穿过该第N+1个电介质的第N+1个孔洞，并暴露该下导电件MN的该上表面；以及 以电性导电件填充该第N+1个孔洞，该电性导电件适配以形成该上导电件MN+1及该连接通孔VN+1/N，并与该下导电件MN的该上表面作电性接触。
2.根据权利要求I所述的方法，还包括决定具有N= Q总共互连阶层的希望多层互连堆叠是否完成，并且，如果不是 选择性地移除该第N+1个孔洞中的导电件材料至低于该第N+1个电介质的上表面下方的该上导电件MN+1的上表面；以及接着 将N递增1，并且重复设置、蚀刻、填充、询问、及移除任何或所有希望连续互连阶层N，直到N = Q-I为止。
3.根据权利要求2所述的方法，还包括在N= Q-I之后，将N递增1，并且针对互连阶层N = Q重复至少设置、蚀刻、及填充。
4.根据权利要求2所述的方法，其中，移除该第N+1个孔洞中的导电件材料至低于该第N+1个电介质的上表面下方的该上导电件MN+1的上表面是通过化学机械研磨予以完成。
5.根据权利要求2所述的方法，其中，移除该第N+1个孔洞中的导电件材料至低于该第N+1个电介质的上表面下方的该上导电件MN+1的上表面是通过蚀刻该上导电件MN+1的暴露表面予以完成。
6.根据权利要求2所述的方法，其中，移除该第N+1个孔洞中的导电件材料至低于该第N+1个电介质的上表面下方的该上导电件MN+1的上表面是通过将靠近该上导电件MN+1的暴露上表面的导电材料转换成该导电材料的氧化物、以及接着通过蚀刻移除该氧化物予以完成。
7.根据权利要求I所述的方法，其中，形成该下导电件MN包括 在该衬底上形成至少一个第N个电介质； 蚀刻第N个孔洞至少穿过该第N个电介质，对应至该下导电件MN的该希望位置； 以电性导电材料填充该第N个孔洞，该电性导电材料适配用以作为该下导电件丽；以及 移除该第N个孔洞中的导电材料至低于该第N个电介质围绕该第N个孔洞的凹陷部分内的该第N个电介质的上表面下方的该下导电件MN的上表面。
8.根据权利要求7所述的方法，其中，移除该第N个孔洞中的导电材料至低于该第N个电介质围绕该第N个孔洞的凹陷部分内的该第N个电介质的上表面下方的该下导电件丽的上表面是通过化学机械研磨予以完成。
9.根据权利要求2所述的方法，其中，移除该第N个孔洞中的导电材料至低于该第N个电介质围绕该第N个孔洞的凹陷部分内的该第N个电介质的上表面下方的该下导电件丽的上表面是通过蚀刻该上导电件MN+1的暴露表面予以完成。
10.根据权利要求2所述的方法，其中，移除该第N个孔洞中的导电材料至低于该第N个电介质围绕该第N个孔洞的凹陷部分内的该第N个电介质的上表面下方的该下导电件MN的上表面是通过将靠近该下导电件MN的暴露上表面的导电材料转换成该导电材料的氧化物、以及接着通过蚀刻移除该氧化物予以完成。
11.一种其内具有一个或多个多层互连的集成电路，包括 一个或多个第一阶层导电件MN, 一个或多个第二阶层导电件MN+1及至少一个将至少一个第二阶层导电件MN+1耦接至至少一个第一阶层导电件丽的通孔导电件VN+1/N ;以及 其中，该至少一个通孔导电件VN+1/N的上部分是与该至少一个第二阶层导电件MN+1自我对准，而该至少一个通孔导电件VN+1/N的下部分是与该至少一个第一阶层导电件MN自我对准。
12.根据权利要求11所述的集成电路，还包括在该至少一个通孔导电件VN+1/N中的侧向阶梯，在该侧向阶梯该上部分与下部分相会。
13.根据权利要求12所述的集成电路，其中，该第一阶层导电件MN包括分离第一侧向距离的至少第一及第二导电件MN，并且其中，该至少两个导电件MN的该第一个连接至该至少一个通孔导电件VN+1/N，而该至少一个通孔导电件VN+1/N中的该侧向阶梯与该至少两个导电件MN的该第二个分离的距离大于如果该至少两个导电件MN的该第二个是延伸至与该侧向阶梯相同的阶层。
14.根据权利要求12所述的集成电路，其中，该侧向阶梯是在该至少一个通孔导电件VN+1/N的侧向宽度从该上部分的第一数值变化至该下部分的第二不同数值处发生。
15.根据权利要求11所述的集成电路，其中，该至少一个通孔导电件VN+1/N的该上部分具有实质地对应于上覆的至少一个第二阶层导电件MN+1的侧向宽度的第一侧向宽度，而该至少一个通孔导电件VN+1/N的该下部分具有实质地对应于置下的至少一个第一阶层导电件MN+1的侧向宽度的第二侧向宽度，并且该侧向宽度转换是在该第一阶层导电件MN的另一个的阶层上方的阶层处发生。
16.根据权利要求11所述的集成电路，其中，该至少一个通孔导电件VN+1/N具有第一侧向宽度的该上部分与该至少一个通孔导电件VN+1/N具有第二侧向宽度的该下部分并非彼此对称地侧向安置。
17.一种形成多层互连的方法，包括 设置其上具有第一电介质的衬底，用以支持该多层互连，其中，该多层互连具有下导电件丽、上导电件MN+1、层间电介质及互连通孔导电件VN+1/N ； 其中，该下导电件MN具有第一上表面,该第一上表面位于该第一电介质的第二上表面下方的凹部中； 在该第一和第二表面上方形成该层间电介质； 从该上导电件MN+1的希望位置蚀刻孔洞穿过该层间电介质，并且暴露该凹部中的该第一表面；以及 以电性导电件填充该孔洞，以形成在上导电件MN+1的第一个与该凹部中的该第一上表面之间作出电性接触的该上导电件MN+1及该连接通孔导电件VN+1/N。
18.根据权利要求17所述的方法，还包括移除上覆该层间电介质的过剩电性导电件，从而电性分离该第一个和上导电件MN+1的第二个。
19.根据权利要求18所述的方法，还包括使上导电件MN+1的该第一及该第二的上表面凹陷低于该层间电介质的上表面。
20.根据权利要求19所述的方法，其中，凹陷是通过氧化和氧化物蚀刻该电性导电件而达成。
全文摘要
本发明涉及一种多层互连结构及用于集成电路的方法，通过设置其上具有第一电介质(50、27)的衬底(40)以形成一种多层互连结构，以支持具有下导电件MN(22、23)、上导电件MN+1(34、35)、电介质中介层(DIL)(68)及互连通孔导电件VN+1/N(36、36’)的多层互连(39)。该下导电件MN(22、23)具有第一上表面(61)，该第一上表面(61)位于该第一电介质(50、27)的第二上表面(56)下方的凹部中。该DIL(68)是形成在该第一(61)及第二(56)表面上方。从该上导电件MN+1(34)的希望位置(122)蚀刻孔洞(1263)穿过该DIL(68)，以暴露该第一表面(61)。该孔洞(1263)是以另外电性导电件(80)填充，以形成与该第一上表面(61)作出电性接触的该上导电件MN+1(34)及该连接通孔导电件VN+1/N(36、36’)。下导电件MN(22、23)的其它者(23)与该通孔导电件VN+1/N(36、36’)之间的关键尺寸(32、37)是加长的。漏电流及其之间的电子迁移是减少的。
文档编号H01L23/528GK102760695SQ20121013484
公开日2012年10月31日 申请日期2012年4月28日 优先权日2011年4月28日
发明者R-H·金 申请人:格罗方德半导体公司