一种三多晶混合晶面应变BiCMOS集成器件及制备方法

专利名称：一种三多晶混合晶面应变BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种三多晶混合晶面应变BiCMOS集成器件及制备方法。
背景技术：
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。 对微电子产业发展产生巨大影响的“摩尔定律”指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。40多年来，世界微电子产业始终按照这条定律不断地向前发展，电路规模已由最初的小规模发展到现在的超大规模。Si材料以其优异的性能，在微电子产业中一直占据着重要的地位，而以Si材料为基础的CMOS集成电路以低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域中占据着主导地位。随着器件特征尺寸的逐步减小，尤其是进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65纳米以后，MOS器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出；而且随着无线移动通信的飞速发展，对器件和集成电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路越来越无法满足新型、高速电子系统的需求。CMOS集成电路的一个重要性能指标，是MOS器件的驱动能力，而电子和空穴的迁移率分别是决定其驱动能力的关键因素之一。为了提高NMOS器件和PMOS器件的性能进而提高CMOS集成电路的性能，两种载流子的迁移率都应当尽可能地高。早在上世纪五十年代，就已经研究发现在硅材料上施加应力，会改变电子和空穴的迁移率，从而改变半导体材料上所制备的MOS器件的性能。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS器件和PMOS器件，它们的迁移率并不能同时达到最优。由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了 SiGe HBT器件，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用SiCMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率成为迫切解决的问题。

发明内容
本发明的目的在于提供一种三多晶、混合晶面应变BiCMOS集成器件及制备方法，旨在解决电子和空穴两种迁移率的问题。本发明的目的在于提供一种三多晶、混合晶面应变BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SiGe HBT器件。进一步、述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。进一步、述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。
进一步、所述NMOS器件的晶面为(100 )，所述PMOS器件的晶面为(110 )。进一步、所述PMOS器件采用量子阱结构。进一步、所述的SiGe HBT器件的发射极、基极和集电极都采用多晶硅接触。进一步、所述的SiGe HBT器件采用自对准工艺制备。进一步、所述三多晶、混合晶面应变BiCMOS集成器件为平面结构。本发明的另一目的在于提供一种三多晶、混合晶面应变BiCMOS集成器件的制备方法，包括如下步骤第一步、选取两片Si片，一块是P型掺杂浓度为I 5X IO15CnT3的Si (100)衬底片，作为下层的基体材料，另一块是N型掺杂浓度为I 5X IO15CnT3的Si (110)衬底片，作为上层的基体材料。对两片Si片表面进行氧化，氧化层厚度为0. 5^1 u m，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面生长一层厚度为30(T500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为4飞u m的深槽，再利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第四步、光刻HBT器件有源区，利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 3 y m的深槽，将中间的氧化层刻透；在HBT器件有源区外延生长一层掺杂浓度为I X IO16 IXlO17Cnr3的Si层，厚度为2 3iim，作为集电区；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为50(T700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cnT3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第九步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第十步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极； 第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1父1019 1\102°011_3，最后去除表面的3102层；第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；第十三步、利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiO2，光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5
2.5um的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在
(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 3 2. Inm的P型SiGe渐变层，该层底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5X IO15CnT3 ;第三层是Ge组分为15 25 %，厚度为200 400nm的P型SiGe层，掺杂浓度为0. 5 5X IO17CnT3 ;第四层是厚度为8 20nm的P型应变Si层，掺杂浓度为0. 5 5X 1017cm_3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第十四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在(110)晶面衬底的PMOS器件有源区上选择性外延生长三层材料第一层是厚度为200 400nm的N型Si缓冲层，掺杂浓度为0. 5 5 X IO17CnT3 ;第二层是厚度为8 20nm的N型SiGe应变层，Ge组分是15 25%，掺杂浓度为0. 5 5 X 1017cm_3，作为PMOS器件的沟道；第三层是厚度为3 5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第十五步、光刻场氧区,利用干法刻蚀工艺,在场氧区刻蚀出深度为0. 3 0. 5 ii m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第十六步、在300 400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6 10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600 750°C，在栅介质层上淀积一层厚度为100 500nm的本征Poly-SiGe作为栅电极，Ge组分为10 30% ;光刻N/PM0S器件栅介质与栅多晶，形成栅极；第十七步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I 5 X IO18cnT3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I 5X IO18cnT3的P型轻掺杂源漏结构(P-LDD)区域；
第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底上淀积一厚度为3 5nm的SiO2层，用干法刻蚀掉这层SiO2,形成NMOS器件和PMOS器件栅极侧墙；第十九步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极；第二十步、在整个衬底上用化学汽相淀积(CVD)方法，在600 800°C，淀积300 500nm厚的5102层；光刻出引线窗口，在整个衬底上溅射一层金属镍(Ni )，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS器件和HBT电极金属接触；溅射金属，光刻引线，构成导电沟道为22 45nm的三多晶、混合晶面应 变BiCMOS集成器件。进一步、沟道长度取22 45nm。进一步、制备方法中的最高温度根据第九步到第二十步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800°C。本发明的另一目的在于提供一种三多晶、混合晶面垂直沟道应变BiCMOS集成电路的制备方法，所述制备方法包括如下步骤步骤1，SOI衬底材料制备的实现方法为(Ia)选取P型掺杂浓度为lX1015cm_3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 ym，作为下层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为IXlO15Cnr3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 i! m，作为上层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构；步骤2，深槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面生长一层厚度为 300nm 的 SiO2 层；(2b)光刻深槽隔离区域；(2c)在深槽隔离区域干法刻蚀出深度为4 ii m的深槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2,并将深槽内填满；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；步骤3，HBT器件集电极接触区制备的实现方法为(3a )光刻HBT器件有源区；(3b)利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 U m的深槽，将中间的氧化层刻透；(3c)在HBT器件有源区外延生长一层掺杂浓度为I X IO16CnT3的Si层，厚度为2iim,作为集电区；(3d)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为500nm的SiO2层；(3e)光刻集电极接触区窗口；(3f)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极接触区域；(3g)将衬底在950°C温度下，退火120s，进行杂质激活；
步骤4，基区接触制备的实现方法为(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为20nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层SiN层，厚度为 IOnm ；步骤5，基区材料制备的实现方法为(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm ；步骤6，发射区制备的实现方法为(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为 200nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层；(6d)光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到lX1019cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质；步骤7，NMOS器件区制备的实现方法为(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(7b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5 ii m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内沿(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道；(7g)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤8，PMOS器件区制备的实现方法为 (8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区沿(100)晶面生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5X IO16CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ；(8d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2 ；步骤9，MOS器件栅极与轻掺杂源漏(LDD)制备的实现方法为(9a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；(9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ；(9c)光刻MOS器件栅介质与栅多晶，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(9e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域；步骤10，MOS器件形成的实现方法为(IOa)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2 层；(IOb)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(IOc)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(IOd)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极；步骤11，构成BiCMOS集成电路的实现方法为(Ila)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层；
(Ilb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(Ilc)溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为22nm的三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法集成器件及电路。
_7] 本发明具有如下优点:I.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备采用了混合晶面衬底技术，即在同一个衬底片上分布有(100)和(110)这两种晶面，在(100)晶面上电子迁移率最高，而对于空穴，(110)晶面上最高，为(100)晶面上的2. 5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率； 2.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备工艺中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；3.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路结构中MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 MOS器件的电学性倉泛;4.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；5.本发明制备三多晶、混合晶面应变BiCMOS集成器件及电路的制备工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；6.本本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备过程中涉及的最高温度为800°C，低于引起应变Si和应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si和应变SiGe沟道应力，提高集成电路的性能；7.本发明制备的三多晶、混合晶面应变BiCMOS集成器件，在制备SiGeHBT器件过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的三多晶、混合晶面应变BiCMOS集成器件，SiGe HBT器件发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提闻电路的集成度。


图I是本发明提供的三多晶混合晶面应变BiCMOS集成器件及电路制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种三多晶、混合晶面应变BiCMOS集成器件，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SiGe HBT器件。作为本发明实施例的一优化方案，所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。作为本发明实施例的一优化方案，所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。
作为本发明实施例的一优化方案，所述NMOS器件的晶面为(100)，所述PMOS器件 的晶面为(110)。作为本发明实施例的一优化方案，所述PMOS器件采用量子阱结构。作为本发明实施例的一优化方案，所述的SiGe HBT器件的发射极、基极和集电极都米用多晶娃接触。作为本发明实施例的一优化方案，所述的SiGe HBT器件采用自对准工艺制备。作为本发明实施例的一优化方案，所述三多晶、混合晶面应变BiCMOS集成器件为全平面结构。以下参照附图1，对本发明三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法的工艺流程作进一步详细描述。实施例I :制备22nm三多晶、混合晶面应变BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。(Ia)选取P型掺杂浓度为I X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 ym，作为下层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 m，作为上层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面生长一层厚度为 300nm 的 SiO2 层；(2b)光刻深槽隔离区域；(2c)在深槽隔离区域干法刻蚀出深度为4 ii m的深槽；
(2d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2,并将深槽内填满；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，HBT器件集电极接触区制备。(3a)光刻HBT器件有源区；(3b)利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 U m的深槽，将中间的氧化层刻透；(3c)在HBT器件有源区外延生长一层掺杂浓度为I X IO16CnT3的Si层，厚度为2iim,作为集电区； (3d)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为500nm的SiO2层；(3e)光刻集电极接触区窗口；(3f)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极接触区域；(3g)将衬底在950°C温度下，退火120s，进行杂质激活。步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层厚度为20nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层SiN层，厚度为 10nm。步骤5,基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm。步骤6，发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为 200nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层；(6d)光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到lX1019cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质。步骤7，NMOS器件区制备。
(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(7b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I. 5 ii m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内沿(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道；(7g)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤8，PMOS器件区制备。(8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ；(8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区沿(100)晶面生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5X IO16CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ；(8d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS器件栅极与轻掺杂源漏(LDD)制备。(9a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm，作为NMOS器件和PMOS器件的栅介质；(9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ；(9c)光刻MOS器件栅介质与栅多晶，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(9e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域。步骤10，MOS器件形成。(IOa)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2 层；
(IOb)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(IOc)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(IOd)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。步骤11，构成BiCMOS集成电路。(Ila)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层；(Ilb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触； (Ilc)溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为22nm的三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法集成器件及电路。实施例2 :制备30nm三多晶、混合晶面应变BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。(Ia)选取P型掺杂浓度为3 X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 75 ym，作为下层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为3X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 75 u m,作为上层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层有源层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在400°C温度下实现键合；(Ie)将键合后的基片温度升高150°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在外延Si层表面生长一层厚度为 400nm 的 SiO2 层；(2b)光刻深槽隔离区域；(2c)在深槽隔离区域干法刻蚀出深度为4. 5 ii m的深槽；(2d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2,并将深槽内填满；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，HBT器件集电极接触区制备。(3a )光刻HBT器件有源区；(3b)利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2. 5 y m的深槽，将中间的氧化层刻透；(3c)在HBT器件有源区外延生长一层掺杂浓度为5X IO16CnT3的Si层，厚度为
2.5 u m,作为集电区；(3d)利用化学汽相淀积(CVD)的方法，在700°C，在外延Si层表面应淀积一层厚度为600nm的SiO2层；(3e)光刻集电极接触区窗口；(3f)对衬底进行磷注入，使集电极接触区掺杂浓度为5X IO19CnT3,形成集电极接触区域；(3g)将衬底在1000°C温度下，退火60s，进行杂质激活。 步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层厚度为30nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5X102°cm_3 ；(4c)光刻Poly-Si，形成外基区，在700°C，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一 SiN层，厚度为80nm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在70(TC，在衬底表面淀积一层SiN层，厚度为 15nm。步骤5，基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在700°C，在基区区域选择性生长SiGe基区，Ge组分为20%，掺杂浓度为I X 1019cnT3，厚度为40nm。步骤6，发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积Poly-Si，厚度为 300nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层；(6d)光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到5X 1019cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层，在1000°C温度下退火60s，激活杂质。步骤7，NMOS器件区制备。(7a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2 ；(7b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2 ii m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在700°C，在深槽内沿(100)晶面生长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3 X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在700°C，P型缓冲层上生长一层厚度为I. 7 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为IX IO17cnT3 ；(7f)利用化学汽相淀积(CVD)方法，在700°C，在SiGe层上生长一层厚度为15nm的应变Si层，掺杂浓度为I X 1017cm_3，作为NMOS器件的沟道； (7g)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤8，PMOS器件区制备。(8a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2 ；(8b)光刻NMOS器件以外区域，利用化学汽相淀积(CVD)的方法，在700°C，在PMOS器件有源区沿(100)晶面生长一层厚度为300nm的N型Si缓冲层，掺杂浓度为I X IO17CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为15nm的P型SiGe层，Ge组分为20%,掺杂浓度为I X IO17CnT3 ；(8d)利用化学汽相淀积(CVD)的方法，在700°C，在应变SiGe层上生长一层厚度为4nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS器件栅极与轻掺杂源漏(LDD)制备。(9a)在350°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为8nm，作为NMOS器件和PMOS器件的栅介质；(9b)利用化学汽相淀积(CVD)方法，在700°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 300nm，Ge 组分为 20% ；(9c)光刻MOS器件栅介质与栅多晶，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为3 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(9e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为3 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域。步骤10，MOS器件形成。(IOa)利用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积一厚度为4nm的SiO2 层；(IOb)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(IOc)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(IOd)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。步骤11，构成BiCMOS集成电路。
(Ila)用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积400nm厚的SiO2层；(Ilb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(Ilc)溅射金属，光刻引线，分别形成NMOS器件的源电极，栅电极，漏电极和PMOS器件的漏电极，源电极，栅电极，以及双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为30nm的三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法集成器件及电路。实施例3 :制备45nm三多晶、混合晶面应变BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。
(Ia)选取P型掺杂浓度为5X1015cm_3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为I Pm，作为上层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为5X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为I Pm，作为上层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在480°C温度下实现键合；(Ie)将键合后的基片温度升高100°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在800°C，在外延Si层表面生长一层厚度为 500nm 的 SiO2 层；(2b)光刻深槽隔离区域；(2c)在深槽隔离区域干法刻蚀出深度为5 ii m的深槽；(2d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2,并将深槽内填满；(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，HBT器件集电极接触区制备。(3a)光刻双极器件有源区；(3b)利用干法刻蚀工艺，在双极器件有源区，刻蚀出深度为3 的深槽，将中间的氧化层刻透；(3c)在双极器件有源区外延生长一层掺杂浓度为I X IO17Cm-3的Si层，厚度为3iim,作为集电区；(3d)利用化学汽相淀积(CVD)的方法，在800°C，在外延Si层表面应淀积一层厚度为700nm的SiO2层；(3e)光刻集电极接触区窗口；
(3f)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO20Cm-3,形成集电极接触区域；(3g)将衬底在1100°C温度下，退火15s，进行杂质激活。步骤4，基区接触制备。(4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层厚度为40nm的SiO2层；(4b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为IXlO21cnT3 ；(4c )光刻Poly-Si，形成外基区，在800 V，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ；(4d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一 SiN层，厚度为IOOnm ；(4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(4f)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiN层，厚度为 20nm。步骤5，基区材料制备。(5a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(5c)利用化学汽相淀积(CVD)方法，在750°C，在基区区域选择性生长SiGe基区，Ge组分为25%，掺杂浓度为5 X 1019cnT3，厚度为60nm。步骤6，发射区制备。(6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积Poly-Si，厚度为 400nm ；(6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；(6c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层；(6d)光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到lX102°cm_3，最后去除表面的SiO2层；(6e)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层，在1100°C温度下退火15s，激活杂质。步骤7，NMOS器件区制备。(7a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2 ；(7b)光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为2. 5 ii m的深槽，将氧化层刻透；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在深槽内沿(100)晶面生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5 X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，P型缓冲层上生长一层厚度为2. I ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为25%，掺杂浓度为5 X IO15Cm 3 ；
(7e)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO17cnT3 ；(7f)利用化学汽相淀积(CVD)方法，在750°C，在SiGe层上生长一层厚度为8nm的应变Si层，掺杂浓度为5X 1017cm_3，作为NMOS器件的沟道；(7g)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤8，PMOS器件区制备。(8a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2 ；(8b)光刻NMOS器件以外区域，利用化学汽相淀积(CVD)的方法，在750°C，在PMOS器件有源区沿(I 10)晶面生长一层厚度为400nm的N型Si缓冲层，掺杂浓度为5X IO17CnT3 ；
(8c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上生长一层厚度为8nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO17CnT3 ；(8d)利用化学汽相淀积(CVD)的方法，在750°C，在应变SiGe层上生长一层厚度为3nm的本征弛豫Si帽层，形成PMOS器件有源区；(8e)利用湿法腐蚀，刻蚀掉表面的层SiO2。步骤9，MOS器件栅极与轻掺杂源漏(LDD)制备。(9a)在400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为10nm，作为NMOS器件和PMOS器件的栅介质；(9b)利用化学汽相淀积(CVD)方法，在750°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 500nm，Ge 组分为 30% ；(9c)光刻MOS器件栅介质与栅多晶，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；(9e)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域。步骤10，MOS器件形成。(IOa)利用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积一厚度为5nm的SiO2 层；(IOb)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙；(IOc)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极；(IOd)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极。步骤11，构成BiCMOS集成电路。(Ila)用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积500nm厚的SiO2层；(Ilb)光刻引线窗口，在整个衬底上溅射一层金属镍(Ni)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；(Ilc)溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为45nm的三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法集成器件及电路。本发明实施例提供的三多晶、混合晶面应变BiCMOS集成器件及制备方法具有如下优点I.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备采用了混合晶面衬底技术，即在同一个衬底片上分布有(100)和(110)这两种晶面，在(100)晶面上电子迁移率最高，而对于空穴，(110)晶面上最高，为(100)晶面上的2. 5倍，本发明结合了载流子迁移率同时达到最高的两种晶面，能在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率；2.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备工艺中，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长张应变Si和压应变 SiGe材料，使NMOS器件和PMOS器件频率性能和电流驱动能力等电学性能能够获得同时提升，从而CMOS器件与集成电路性能获得了增强；3.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路结构中MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 MOS器件的电学性倉泛;4.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路结构中PMOS器件为量子阱器件，即应变SiGe沟道层处于Si帽层和体Si层之间，与表面沟道器件相比，该器件能有效地降低沟道界面散射，提高了器件电学特性；同时，量子阱可以使热电子注入栅介质中的问题得到改善，增加了器件和电路的可靠性；5.本发明制备三多晶、混合晶面应变BiCMOS集成器件及电路的制备工艺中，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；6.本发明制备的三多晶、混合晶面应变BiCMOS集成器件及电路的制备过程中涉及的最高温度为800°C，低于引起应变Si和应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si和应变SiGe沟道应力，提高集成电路的性能；7.本发明制备的三多晶、混合晶面应变BiCMOS集成器件，在制备SiGeHBT器件过程中，采用全自对准工艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的三多晶、混合晶面应变BiCMOS集成器件，SiGe HBT器件发射极、基极和集电极全部采用多晶，多晶可以部分制作在氧化层上面，减小了器件有源区的面积，从而减小器件尺寸，提闻电路的集成度。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种三多晶混合晶面应变BiCMOS集成器件，其特征在于，NMOS器件为应变Si平面沟道，PMOS器件为应变SiGe平面沟道，双极器件为SiGe HBT器件。
2.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述NMOS器件的导电沟道是张应变Si材料，其导电沟道为平面沟道。
3.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述PMOS器件的导电沟道是压应变SiGe材料，其导电沟道为平面沟道。
4.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述NMOS器件的晶面为(100 )，所述PMOS器件的晶面为(110 )。
5.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件及电路，其特征在于，所述PMOS器件采用量子阱结构。
6.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述的SiGe HBT器件的发射极、基极和集电极都采用多晶硅接触。
7.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述的SiGe HBT器件采用自对准工艺制备。
8.根据权利要求I所述的三多晶混合晶面应变BiCMOS集成器件，其特征在于，所述三多晶、混合晶面应变BiCMOS集成器件为全平面结构。
9.一种三多晶混合晶面应变BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一步、选取两片Si片，一块是P型掺杂浓度为I 5 X IO15CnT3的Si (100)衬底片，作为下层的基体材料，另一块是N型掺杂浓度为I 5X IO15CnT3的Si (110)衬底片，作为上层的基体材料。对两片Si片表面进行氧化，氧化层厚度为0. 5^1 u m，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光； 第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底； 第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面生长一层厚度为30(T500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为4飞y m的深槽，再利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第四步、光刻HBT器件有源区，利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 3 的深槽，将中间的氧化层刻透；在HBT器件有源区外延生长一层掺杂浓度为IX IO16 IXlO17Cnr3的Si层，厚度为2 3iim，作为集电区； 第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为50(T700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm ;第二层为P型Poly-Si层，厚度为200 400nm，掺杂浓度为I X IO20 I X IO21CnT3 ； 第七步、光刻Po I y-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ； 第八步、利用化学汽相淀积(CVD)方法，在600 800 °C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙； 第九步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为20 60nm ； 第十步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极； 第H^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1父1019 1\102°011-3，最后去除表面的5102层; 第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活； 第十三步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为1.5 .2. 5um的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 3 2. Inm的P型SiGe渐变层，该层底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5X 1015cm_3 ；第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为0. 5 5X IO17CnT3 ;第四层是厚度为8 20nm的P型应变Si层，掺杂浓度为0. 5 5X 1017cm_3，作为NMOS器件的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第十四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在(110)晶面衬底的PMOS器件有源区上选择性外延生长三层材料第一层是厚度为200 400nm的N型Si缓冲层，掺杂浓度为0. 5 5 X IO17CnT3 ;第二层是厚度为8 20nm的N型SiGe应变层，Ge组分是15 25%，掺杂浓度为0. 5 5X1017cm_3，作为PMOS器件的沟道；第三层是厚度为3 5nm的本征弛豫Si帽层，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第十五步、光刻场氧区，利用干法刻蚀工艺，在场氧区刻蚀出深度为0. 3 0. 5 y m的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 第十六步、在300 400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6 10nm，作为NMOS器件和PMOS器件的栅介质，再利用化学汽相淀积(CVD)方法，在600 750°C，在栅介质层上淀积一层厚度为100 500nm的本征Poly-SiGe作为栅电极，Ge组分为10 30% ;光刻N/PM0S器件栅介质与栅多晶，形成栅极； 第十七步、光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I 5X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I 5X IO18cnT3的P型轻掺杂源漏结构(P-LDD)区域； 第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底上淀积一厚度为3 5nm的SiO2层，用干法刻蚀掉这层SiO2,形成NMOS器件和PMOS器件栅极侧墙； 第十九步、光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区、漏区和栅极；光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源区、漏区和栅极； 第二十步、在整个衬底上用化学汽相淀积(CVD)方法，在600 800°C，淀积300 500nm厚的5102层；光刻出引线窗口，在整个衬底上溅射一层金属镍(Ni )，合金，自对准形成金属硅化物，清洗表面多余的金属，形成MOS器件和HBT电极金属接触；溅射金属，光刻引线，构成导电沟道为22 45nm的三多晶、混合晶面应变BiCMOS集成器件。
10.根据权利要求9所述的制备方法，其特征在于，所述沟道长度取22 45nm。
11.根据权利要求9所述的制备方法，其特征在于，所述制备方法中的最高温度根据第九步到第二十步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800°C。
12.—种三多晶混合晶面应变BiCMOS集成电路的制备方法，其特征在于，所述制备方法包括如下步骤 步骤1，SOI衬底材料制备的实现方法为 (Ia)选取P型掺杂浓度为I X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 ym，作为下层的基体材料，并在该基体材料中注入氢； (Ib)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 m，作为上层的基体材料； (Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理； (Id)将抛光处理后的下层和上层基体材料表面SiO2相对紧贴，置于超高真空环境中在350°C温度下实现键合； (Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构； 步骤2，深槽隔离制备的实现方法为 (2a)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面生长一层厚度为300nm 的 SiO2 层； (2b)光刻深槽隔离区域； (2c)在深槽隔离区域干法刻蚀出深度为4 u m的深槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2,并将深槽内填满； (2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；步骤3，HBT器件集电极接触区制备的实现方法为 (3a)光刻HBT器件有源区； (3b)利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 u m的深槽，将中间的氧化层刻透； (3c)在HBT器件有源区外延生长一层掺杂浓度为I X IO16CnT3的Si层，厚度为2 y m，作为集电区； (3d)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面应淀积一层厚度为500nm 的 SiO2 层； (3e)光刻集电极接触区窗口 ； (3f)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3，形成集电极接触区域； (3g)将衬底在950°C温度下，退火120s，进行杂质激活； 步骤4，基区接触制备的实现方法为 (4a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层厚度为20nm的SiO2层； (4b)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积一层P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ； (4c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ； (4d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一 SiN层，厚度为50nm ； (4e)光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层； (4f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiN层，厚度为IOnm ； 步骤5，基区材料制备的实现方法为 (5a)利用干法，刻蚀掉发射窗SiN，形成侧墙； (5b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； (5c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X IO18CnT3,厚度为20nm ; 步骤6，发射区制备的实现方法为 (6a)光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 °C，在衬底表面淀积Poly-Si，厚度为 200nm ； (6b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si,形成发射极和集电极； (6c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层； (6d)光刻集电极接触孔，并对该接触孔再次进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到I X IO19CnT3,最后去除表面的SiO2层； (6e)利用化学汽相淀积(CVD)方法，在60(TC，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质； 步骤7，NMOS器件区制备的实现方法为(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ； (7b)光刻匪OS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区，刻蚀出深度为I.5um的深槽，将氧化层刻透； (7c)利用化学汽相淀积(CVD)的方法，在600°C，在深槽内沿(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15cnT3 ； (7d)利用化学汽相淀积(CVD)的方法，在600°C，P型缓冲层上生长一层厚度为I. 3 ii m的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15CnT3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X IO16cnT3 ； (7f)利用化学汽相淀积(CVD)方法，在600°C，在SiGe层上生长一层厚度为20nm的应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道； (7g)利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 步骤8，PMOS器件区制备的实现方法为 (8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2 ； (8b)光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600°C，在PMOS器件有源区沿(100)晶面生长一层厚度为200nm的N型Si缓冲层，掺杂浓度为5 X IO16CnT3 ；(8c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为20nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X IO16CnT3 ； (8d)利用化学汽相淀积(CVD)的方法，在600°C，在应变SiGe层上生长一层厚度为5nm的本征弛豫Si帽层，形成PMOS器件有源区； (Se)利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 步骤9，MOS器件栅极与轻掺杂源漏(LDD)制备的实现方法为 (9a)在300°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6nm,作为NMOS器件和PMOS器件的栅介质； (9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层本征的Poly-SiGe，厚度为 IOOnm, Ge 组分为 10% ； (9c)光刻MOS器件栅介质与栅多晶，形成栅极； (9d)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域； Oe)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成掺杂浓度为I X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域； 步骤10，MOS器件形成的实现方法为 (IOa)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层； (10b)利用干法刻蚀工艺，蚀掉这层SiO2，保留NMOS器件和PMOS器件栅极侧墙； (IOc)光刻NMOS器件有源区，在NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源、漏区和栅极； (IOd)光刻PMOS器件有源区，在PMOS器件有源区进行N型离子注入，自对准生成PMOS器件的源、漏区和栅极；步骤11，构成BiCMOS集成电路的实现方法为 (Ila)用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积300nm厚的SiO2层； (Ilb)光刻引线窗口，在整个衬底上派射一层金属镍(Ni ),合金，自对准形成金属娃化物，清洗表面多余的金属，形成金属接触； (He)溅射金属，光刻引线，分别形成NMOS器件的源电极、栅电极、漏电极和PMOS器件的漏电极、源电极、栅电极，以及双极晶体管发射极、基极、集电极金属引线，最终构成导电 沟道为22nm的三多晶、混合晶面应变BiCMOS集成器件及电路的制备方法集成器件及电路。
全文摘要
本发明公开了一种三多晶混合晶面应变BiCMOS集成器件及制备方法，包括在制备双晶面的SOI衬底与深槽隔离之后，在双极器件区域刻蚀深槽，在双极器件有源区连续生长制备SiGe HBT器件的集电区、基区和发射区，并形成多晶Si电极；在NMOS器件区域刻蚀出深槽，选择性生长晶面为(100)的应变Si外延层，在该区域制备应变Si沟道NMOS器件；在PMOS器件有源区，选择性生长晶面为(110)的应变SiGe外延层，在该区域制备PMOS器件等；本发明在SiGe HBT器件的制备过程中采用了自对准工艺，BiCMOS器件为全平面结构，充分了利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料空穴迁移率高于体Si材料特点及晶面对迁移率的影响，制备出了性能增强的三多晶、混合晶面应变BiCMOS集成器件及电路。
文档编号H01L27/12GK102751290SQ20121024416
公开日2012年10月24日 申请日期2012年7月16日 优先权日2012年7月16日
发明者周春宇, 宋建军, 宣荣喜, 张鹤鸣, 戴显英, 李妤晨, 胡辉勇, 郝跃 申请人:西安电子科技大学