一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，且所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；在所述栅极结构之间的半导体衬底中形成硅凹槽；蚀刻所述硅凹槽，以形成第一∑状凹槽；在所述第一∑状凹槽中形成第一锗硅层；形成覆盖所述栅极结构的间隙壁结构；在所述栅极结构之间的半导体衬底中形成第二∑状凹槽；在所述第二∑状凹槽中形成第二锗硅层。根据本发明，可以通过嵌入式锗硅进一步增强作用于PMOS沟道区的应力，还可以更好地控制器件栅极和漏极之间的叠加电容的大小。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成双嵌入式锗硅的方法。
【背景技术】
[0002]在先进半导体制程中，嵌入式锗硅是经常应用的工艺技术，其可以明显提高PMOS晶体管的电学性能。
[0003]在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成Σ状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述Σ状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。
[0004]通常的嵌入式锗硅工艺的实施过程如下:
[0005]首先，如图1A所示，提供半导体衬底100，在所述半导体衬底100上形成有栅极结构101，作为一个示例，所述栅极结构101可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。此外，作为示例，在所述半导体衬底100上还形成有位于所述栅极结构101两侧且紧靠所述栅极结构101的侧壁结构102。接下来，对所述栅极结构101两侧的半导体衬底100将要形成源/漏区的区域实施离子注入，以形成LDD结构。
[0006]接着，如图1B所示，在所述栅极结构101两侧形成紧靠所述侧壁结构102的间隙壁结构103，以形成用于蚀刻硅凹槽的窗口。接下来，通过所述窗口，在所述半导体衬底100中形成Σ状凹槽104，通常采用先干法蚀刻再湿法蚀刻的工艺形成所述Σ状凹槽104。
[0007]最后，如图1C所示，采用选择性外延生长工艺在所述Σ状凹槽104中形成嵌入式锗硅105。
[0008]由于半导体器件的尺寸不断缩小，实施嵌入式锗硅工艺的工艺窗口也随之不断缩小，因此，通过形成具有更宽更深尺寸的嵌入式锗硅来增强作用于PMOS沟道区的应力变得十分困难。
[0009]因此，需要提出一种方法，在现有的工艺条件下，可以通过嵌入式锗硅进一步增强作用于PMOS沟道区的应力。
【发明内容】
[0010]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，所述半导体衬底上形成有栅极结构，且所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；在所述栅极结构之间的半导体衬底中形成硅凹槽；蚀刻所述硅凹槽，以形成第一Σ状凹槽；在所述第一Σ状凹槽中形成第一锗硅层；形成覆盖所述栅极结构的间隙壁结构；在所述栅极结构之间的半导体衬底中形成第二Σ状凹槽；在所述第二Σ状凹槽中形成第二锗硅层。
[0011]进一步，通过所述侧壁结构构成的工艺窗口来形成所述硅凹槽。
[0012]进一步，采用湿法蚀刻工艺实施所述硅凹槽的蚀刻。
[0013]进一步，所述第一 Σ状凹槽的深度为10-30nm。[0014]进一步，所述第一锗硅层的锗含量为5% -20%
[0015]进一步，在形成所述第一锗硅层之后，还包括对所述栅极结构两侧的半导体衬底中将要形成源/漏区的区域实施离子注入的步骤，以形成LDD结构。
[0016]进一步，通过所述间隙壁结构构成的工艺窗口，采用先干法蚀刻再湿法蚀刻的工艺来形成所述第二 Σ状凹槽。
[0017]进一步，所述第二Σ状凹槽的深度为50-90nm。
[0018]进一步，所述第二锗硅层的锗含量为15% -60%。
[0019]进一步，采用外延生长工艺形成所述第一锗硅层和所述第二锗硅层。
[0020]进一步，所述第一锗硅层的锗含量低于所述第二锗硅层的锗含量。
[0021 ] 进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
[0022]根据本发明，可以通过嵌入式锗硅进一步增强作用于PMOS沟道区的应力，还可以更好地控制器件栅极和漏极之间的叠加电容的大小。
【专利附图】
【附图说明】
[0023]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0024]附图中:
[0025]图1A-图1C为现有的嵌入式锗硅工艺的实施过程的各步骤的示意性剖面图；
[0026]图2A-图2F为本发明提出的形成双嵌入式锗硅的方法的各步骤的示意性剖面图；
[0027]图3为本发明提出的形成双嵌入式锗硅的方法的流程图。
【具体实施方式】
[0028]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0029]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成双嵌入式锗硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0030]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0031]下面，参照图2A-图2F和图3来描述本发明提出的形成双嵌入式锗硅的方法的详细步骤。
[0032]参照图2A-图2F，其中示出了本发明提出的形成双嵌入式锗硅的方法的各步骤的示意性剖面图。
[0033]首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构以及各种阱(well)结构，为了简化，图示中予以省略。
[0034]在所述半导体衬底200上形成有栅极结构201，作为一个示例，所述栅极结构201可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(IrO2)层；金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未掺杂硅玻璃(USG)、旋涂玻璃(S0G)、高密度等离子体(HDP)或旋涂电介质(S0D);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层。
[0035]此外，作为示例，在所述半导体衬底200上还形成有位于所述栅极结构201两侧且紧靠所述栅极结构201的侧壁结构202。本实施例中，所述侧壁结构202的构成材料为二氧化硅。
[0036]接下来，通过所述侧壁结构202构成的工艺窗口，在所述栅极结构201之间的半导体衬底200中形成硅凹槽203。形成所述硅凹槽203的工艺可以选用本领域技术人员所熟习的适合的工艺，例如，采用干法蚀刻工艺纵向蚀刻所述栅极结构201之间的半导体衬底200以形成所述硅凹槽203。
[0037]接着，如图2B所示，采用湿法蚀刻工艺蚀刻所述硅凹槽203，以形成第一Σ状凹槽204。在本实施例中，利用所述湿法蚀刻的蚀刻剂在所述半导体衬底200的材料的不同晶向上的蚀刻速率不同的特性(100和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述硅凹槽203以形成所述第一Σ状凹槽204。所述第一Σ状凹槽204的深度为10_30nm。
[0038]接着，如图2C所示，采用外延生长工艺在所述第一 Σ状凹槽204中形成第一锗硅层205。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述第一锗硅层205的锗含量为5% -20%。
[0039]接下来，对所述栅极结构201两侧的半导体衬底200中将要形成源/漏区的区域实施离子注入，以形成LDD结构。本领域技术人员可以知晓的是，所述离子注入的具体工艺参数依据设计半导体器件时期望达到的要求而定。
[0040]接着，如图2D所示，形成覆盖所述栅极结构201的间隙壁结构206。形成所述间隙壁结构206的工艺为本领域技术人员所熟习，在此不再加以赘述。本实施例中，所述间隙壁结构206的材料为氮化硅。
[0041]接着，如图2E所示，通过所述间隙壁结构206构成的工艺窗口，在所述栅极结构
201之间的半导体衬底200中形成第二Σ状凹槽207。采用先干法蚀刻再湿法蚀刻的工艺形成所述第二 Σ状凹槽207。所述第二 Σ状凹槽207的深度为50_90nm。
[0042]接着，如图2F所示，采用外延生长工艺在所述第二 Σ状凹槽207中形成第二锗硅层208。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述第二锗硅层的锗含量高于所述第一锗硅层的锗含量，所述第二锗硅层208的锗含量为15% -60% ο
[0043]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，通过形成双嵌入式锗硅来形成具有锗含量梯度的锗硅层，该锗硅层可以对PMOS的沟道区施加更大的应力，同时可以更好地控制PMOS的栅极和漏极之间的叠加电容的大小。
[0044]参照图3，其中示出了本发明提出的形成双嵌入式锗硅的方法的流程图，用于简要示出整个制造工艺的流程。
[0045]在步骤301中，提供半导体衬底，所述半导体衬底上形成有栅极结构，且所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构；
[0046]在步骤302中，在所述栅极结构之间的半导体衬底中形成硅凹槽；
[0047]在步骤303中，蚀刻所述硅凹槽，以形成第一Σ状凹槽；
[0048]在步骤304中，在所述第一Σ状凹槽中形成第一锗硅层；
[0049]在步骤305中，形成覆盖所述栅极结构的间隙壁结构；
[0050]在步骤306中，在所述栅极结构之间的半导体衬底中形成第二Σ状凹槽；
[0051]在步骤307中，在所述第二Σ状凹槽中形成第二锗硅层。
[0052]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，所述半导体衬底上形成有栅极结构，且所述栅极结构两侧形成有紧靠所述栅极结构的侧壁结构； 在所述栅极结构之间的半导体衬底中形成硅凹槽； 蚀刻所述硅凹槽，以形成第一Σ状凹槽； 在所述第一Σ状凹槽中形成第一锗硅层； 形成覆盖所述栅极结构的间隙壁结构； 在所述栅极结构之间的半导体衬底中形成第二Σ状凹槽； 在所述第二 Σ状凹槽中形成第二锗硅层。
2.根据权利要求1所述的方法，其特征在于，通过所述侧壁结构构成的工艺窗口来形成所述硅凹槽。
3.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻工艺实施所述硅凹槽的蚀刻。
4.根据权利要求1所述的方法，其特征在于，所述第一Σ状凹槽的深度为10-30nm。
5.根据权利要求1所述的方法，其特征在于，所述第一锗硅层的锗含量为5%-20%。
6.根据权利要求1所述的方法，其特征在于，在形成所述第一锗硅层之后，还包括对所述栅极结构两侧的半导体衬底中将要形成源/漏区的区域实施离子注入的步骤，以形成LDD结构。
7.根据权利要求1所述的方法，其特征在于，通过所述间隙壁结构构成的工艺窗口，采用先干法蚀刻再湿法蚀刻的工艺来形成所述第二Σ状凹槽。
8.根据权利要求1或7所述的方法，其特征在于，所述第二Σ状凹槽的深度为50_90nm。
9.根据权利要求1所述的方法，其特征在于，所述第二锗硅层的锗含量为15%-60%。
10.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述第一锗硅层和所述第二锗硅层。
11.根据权利要求1所述的方法，其特征在于，所述第一锗硅层的锗含量低于所述第二锗硅层的锗含量。
12.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
【文档编号】H01L21/336GK103578994SQ201210261969
【公开日】2014年2月12日 申请日期:2012年7月26日 优先权日:2012年7月26日
【发明者】隋运奇, 焦明洁 申请人:中芯国际集成电路制造(上海)有限公司