芯片封装结构的制作方法
【专利摘要】本发明提供一种芯片封装结构，包括一引线框架、一芯片、多条第一焊线以及多条第二焊线。引线框架包括一芯片座、多个引线以及至少一汇流架。引线环绕芯片座配置。汇流架设置于芯片座与部分引线之间。芯片配置于引线框架的芯片座上，且具有一核心电路区、一环绕核心电路区的周边电路区、多个信号焊垫以及多个非信号焊垫。信号焊垫与非信号焊垫位于周边电路区内。第一焊线配置于芯片的信号焊垫与引线之间。引线与对应的信号焊垫通过第一焊线彼此电连接。第二焊线配置于芯片的非信号焊垫与汇流架之间。汇流架与非信号焊垫通过第二焊线电连接。
【专利说明】芯片封装结构
【技术领域】
[0001]本发明是有关于一种半导体结构，且特别是有关于一种芯片封装结构。
【背景技术】
[0002]芯片封装的目的是提供芯片适当的信号路径、散热路径及结构保护。传统的打线(wire bonding)技术通常采用引线框架(leadframe)作为芯片的承载器(carrier)。
[0003]一般来说，于进行引线焊接工艺时，大都是从引线框架的引线打线至芯片的输出入焊垫(I/O pad)上。然而，当芯片所需的功能较多时，即芯片上设置有较多不同功能的信号焊垫时，则所需占用的引线框架的引线数也相对增加。如此一来，不但引线框架上的引线的数量容易出现不敷使用的情形外，芯片的信号焊垫也因为需要与引线一对一地相对应设置而限制了非信号焊垫的位置，易导致非信号焊垫的位置不佳。为了解决上述引线数不足的问题，已知采用的方式是牺牲掉电源引线，然而此作法会导致电源不足进而影响芯片的整体表现。
[0004]再者，在集成电路芯片中，电压功率的消耗会影响到整体集成电路芯片的运作是否正常，因此若能有效降低消耗功率的影响，则对于整体芯片运作将有很大的效益。已知为了改善芯片内部电压较弱的地方，通常会再将焊线从输出入焊垫打线至芯片内部的核心焊垫上，或者是通过增加金属层的方式。然而，由于芯片内电源输送线路的长度较长(即先从引线至输出入焊垫，而后再从输出入焊垫至核心焊垫)，因此无法有效降低芯片内的IR压降。而，增加金属层的方式不但会增加工艺步骤外，亦会增加生产成本。
【发明内容】
[0005]本发明提供一种芯片封装结构，以解决已知非信号焊垫位置不佳与非信号引线组数不足的问题。
[0006]本发明还提供一种芯片封装结构，以解决已知芯片内部IR (其中I表示电流，R表示电阻)压降的问题。
[0007]本发明提出一种芯片封装结构，其包括一引线框架、一芯片、多条第一焊线以及多条第二焊线。引线框架包括一芯片座、多个引线以及至少一汇流架。引线环绕芯片座配置。汇流架设置于芯片座与部分引线之间。芯片配置于引线框架的芯片座上，且具有一核心电路区、一环绕核心电路区的周边电路区、多个信号焊垫以及多个非信号焊垫。信号焊垫与非信号焊垫位于周边电路区内。第一焊线配置于芯片的信号焊垫与引线之间。引线与对应的信号焊垫通过第一焊线彼此电连接。第二焊线配置于芯片的非信号焊垫与汇流架之间，其中汇流架与非信号焊垫通过第二焊线电连接。
[0008]在本发明的一实施例中，上述的至少一汇流架包括至少一接地汇流架与至少一电源汇流架。接地汇流架电连接至芯片。电源汇流架电连接至芯片。接地汇流架与电源汇流架电性绝缘。
[0009]在本发明的一实施例中，上述的芯片封装结构，更包括:至少一第三焊线，配置于芯片与芯片座之间。芯片与芯片座通过第三焊线彼此电连接。
[0010]在本发明的一实施例中，上述的芯片封装结构，更包至少一第四焊线，而芯片更具有至少一位于核心电路区内的核心焊垫。第四焊线配置于芯片的核心焊垫与汇流架之间，且汇流架与核心焊垫通过第四焊线彼此电连接。
[0011]在本发明的一实施例中，上述的汇流架包括一主体部以及两个连接主体部的相对两端的延伸部。延伸部的延伸方向于引线的延伸方向相同，而主体部位于芯片座与部分引线之间。
[0012]在本发明的一实施例中，上述的芯片封装结构，更包括:一封装胶体，包覆芯片、芯片座、汇流架、部分引线、第一焊线以及第二焊线。
[0013]本发明更提出一种芯片封装结构，其包括一引线框架、一芯片、多条第一焊线以及至少一第二焊线。引线框架包括一芯片座以及多个引线。引线环绕芯片座配置。芯片配置于引线框架的芯片座上，且具有一核心电路区、一环绕核心电路区的周边电路区、多个周边焊垫以及至少一核心焊垫。周边焊垫位于周边电路区内，而核心焊垫位于核心电路区内。第一焊线配置于芯片的周边焊垫与引线之间。引线与所对应的周边焊垫通过第一焊线彼此电连接。第二焊线配置于芯片的核心焊垫与至少其中之一引线之间。核心焊垫与引线至少其中之一通过第二焊线电连接，第二焊线所连接的引线也通过第一焊线电连接对应的周边焊垫。
[0014]在本发明的一实施例中，上述的芯片封装结构，更包括:至少一第三焊线，配置于芯片与芯片座之间。第三焊线电连接芯片与芯片座。
[0015]在本发明的一实施例中，上述的芯片封装结构，更包括:一封装胶体，包覆芯片、芯片座、部分引线、第一焊线以及第二焊线。
[0016]基于上述，由于本发明的芯片封装结构的引线框架具有汇流架，其中汇流架是设置于芯片座与部分引线之间。当芯片的非信号焊垫通过焊线与汇流架电连接时，可具有较大的打线范围，故非信号焊垫的个数及其位置可视所需的电路布局来调整其位置。相较于已知的每一非信号焊垫与每一非信号引线需要对应设置(即设置于固定且相对应的位置上)而言，本发明的汇流架的设计可解决已知非信号焊垫位置不佳及非信号引线组数不足的问题，且可使得非信号焊垫在位置配置上更加灵活，进而可降低芯片内部电压功率的消耗。此外，本发明亦可通过同一引线通过二条焊线分别与周边焊垫及核心焊垫电连接，如此一来，可有效缩减芯片内电源输送线路的长度，从而可降低芯片内的IR压降。
【专利附图】
【附图说明】
[0017]图1为本发明的一实施例的一种芯片封装结构的俯视示意图。
[0018]图2为本发明的另一实施例的一种芯片封装结构的俯视示意图。
[0019]图3为本发明的又一实施例的一种芯片封装结构的俯视示意图。
[0020]附图标号:
[0021]100a、100b、IOOc:芯片封装结构
[0022]110a、110b、110c:引线框架
[0023]112:芯片座
[0024]114:引线[0025]116:汇流架
[0026]116a:电源汇流架
[0027]116b:接地汇流架
[0028]117a:主体部
[0029]117b:延伸部
[0030]120a、120b、120c:芯片
[0031]121:核心电路区
[0032]122:信号焊垫
[0033]123:周边电路区
[0034]124、124’:非信号焊垫
[0035]125:周边焊垫
[0036]126:核心焊垫
[0037]130a、130c:第一焊线
[0038]140a、140c:第二焊线
[0039]150:第三焊线
[0040]160:第四焊线
[0041]170:封装胶体
【具体实施方式】
[0042]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
[0043]图1为本发明的一实施例的一种芯片封装结构的俯视示意图。请参考图1，本实施例的芯片封装结构IOOa包括一引线框架110a、一芯片120a、多条第一焊线130a以及多条第二焊线140a,其中芯片封装结构IOOa例如是四方扁平封装(Quad Flat Package, QFP)、薄型四方扁平封装(Thin Quad Flat Package, TQFP)、小型四方扁平封装(Low-profileQuad Flat Package, LQFP)、小型收缩外引线封装(Thin Shrink Small OutlinePackage, TSSOP)、小型外引线封装(Thin Small Outline Package, TS0P)、小外型封装(Small Outline Package, SOP)、收缩小外型封装(Shrink Small Outline Package, SSOP)、四方扁平无引线(Quad Flat No-lead, QFN)或双排扁平无接脚(Dual Flat No-lead, DFN),于此并不加以限制。
[0044]详细来说，引线框架110a包括一芯片座112、多个引线114以及至少一汇流架(busbar) 116(图1中仅示意地绘示一个)。引线114环绕芯片座112配置，而汇流架116设置于芯片座112与部分引线114之间。更具体来说，本实施例的汇流架116包括一主体部117a以及两个连接主体部117a的相对两端的延伸部117b，其中延伸部117b的延伸方向与引线114的延伸方向相同，且主体部117a位于芯片座112与部分引线114之间。此处的汇流架116例如是一电源汇流架，且汇流架116的外型例如是“Π”字型，但并不以此为限。
[0045]芯片120a配置于引线框架IlOa的芯片座112上，其中芯片120a具有一核心电路区121、一环绕核心电路区121的周边电路区123、多个信号焊垫122以及多个非信号焊垫124。于此，信号焊垫122与非信号焊垫124皆位于芯片120a的周边电路区123内，其中非信号焊垫124例如是电源焊垫，但并不以此为限。
[0046]第一焊线130a配置于芯片120a的信号焊垫122与引线114之间，其中引线114与对应的信号焊垫122通过第一焊线130a彼此电连接。第二焊线140a配置于芯片120a的非信号焊垫124与汇流架116之间，其中汇流架116与非信号焊垫124通过第二焊线140a电连接。再者，本实施例的芯片封装结构IOOa更包括至少一第三焊线150 (图1中示意地绘示多条)，其中第三焊线150配置于芯片120a与芯片座112之间，且芯片120a与芯片座112通过第三焊线150彼此电连接。简言之，芯片120a可通过第一焊线130a、第二焊线140a以及第三焊线150分别于引线114、汇流架116以及芯片座112电连接。
[0047]此外，本实施例的芯片封装结构IOOa可更包括一封装胶体170，其中封装胶体170包覆芯片120a、芯片座112、汇流架116、部分引线114、第一焊线130a、第二焊线140a以及第三焊线150，可避免外界湿气进入此芯片封装结构IOOa内而影响芯片120a的正常运作。
[0048]由于本实施例的芯片封装结构IOOa的引线框架I IOa具有汇流架116，其中汇流架116是设置于芯片座112与部分引线114之间。因此，当芯片120a的非信号焊垫124通过第二焊线140a与汇流架116电连接时，可具有较大的打线范围，即汇流架116的表面积相对于已知的非信号引线的表面积大，故非信号焊垫124的位置及其个数可视所需的电路布局来调整其位置。相较于已知的每一非信号焊垫与每一非信号引线需要对应设置(即设置于固定且相对应的位置上)而言，本实施例的汇流架116的设计可解决已知非信号焊垫位置不佳及非信号引线组数不足的问题，且可使得非信号焊垫124在位置配置上更加灵活，进而可降低芯片120a内部电压功率的消耗。
[0049]在此必须说明的是，本发明并不限定汇流架116的个数与型态，虽然此处所提及的汇流架116具体化为一个且其形状为“Π”字型，但于其他未绘示的实施例中，汇流架116的个数及型态亦可依据不同的使用需求而作调整，本发明并不对其进行限定。
[0050]图2为本发明的另一实施例的一种芯片封装结构的俯视示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图2，本实施例的芯片封装结构IOOb与图1的芯片封装结构IOOa主要的差异是在于:本实施例的至少一汇流架包括至少一接地汇流架116a(图2中示意地绘示两个)与至少一电源汇流架116b (图2中示意地绘示两个)。接地汇流架116a电连接至芯片120a,而电源汇流架116b电连接至芯片120a，且接地汇流架116a与电源汇流架116b电性绝缘。更具体来说，接地汇流架116a是通过第二焊线140a电连接至芯片120a的非信号焊垫124’，而电源汇流架116b是通过第二焊线140a电连接至芯片120a的非信号焊垫124’，其中非信号焊垫124’例如是接地焊垫或电源焊垫。
[0051]此处，接地汇流架116a的结构型态与电源汇流架116b的结构型态相同，而电源汇流架116b的结构型态与前述实施例的汇流架116的结构型态相同，意即电源汇流架116b是由主体部117a与连接主体部117a的相对两端且其延伸方向与引线116的延伸方向相同延伸部117b。
[0052]此外，本实施例的芯片封装结构IOOb可更包至少一第四焊线160 (图2中仅示意地绘示四条)，而芯片120b更具有至少一位于核心电路区121内的核心焊垫126(图2中仅示意地绘示四个)。第四焊线160配置于芯片120b的核心焊垫126与接地汇流架116a之间以及芯片120b的核心焊垫126与电源汇流架116b之间，其中接地汇流架116a/电源汇流架116b与核心焊垫126通过第四焊线160彼此电连接。由于本实施例的核心焊垫126通过第四焊线160与接地汇流架116a及电源汇流架116b电连接，因此可有效缩减芯片120b内接地/电源输送线路的长度，从而可降低芯片120b内的IR压降。
[0053]图3为本发明的又一实施例的一种芯片封装结构的俯视示意图。实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。
[0054]请参考图3，在本实施例中，芯片封装结构IOOc包括一引线框架110c、一芯片120c、多条第一焊线130c以及至少一第二焊线140c，其中芯片封装结构IOOc例如是四方扁平封装(Quad Flat Package, QFP)、薄型四方扁平封装(Thin Quad Flat Package, TQFP)、小型四方扁平封装(Low-profile Quad Flat Package, LQFP)、小型收缩外引线封装(Thin Shrink Small Outline Package, TSSOP)、小型外引线封装(Thin Small OutlinePackage, TSOP)、小外型封装(Small Outline Package, SOP)、收缩小外型封装(ShrinkSmall Outline Package, SS0P)、四方扁平无引线(Quad Flat No-lead, QFN)或双排扁平无接脚(Dual Flat No-lead, DFN),于此并不加以限制。
[0055]详细来说，引线框架IIOc包括一芯片座112以及多个引线114。引线114环绕芯片座112配置。芯片120c配置于引线框架IlOc的芯片座112上，且具有一核心电路区121、一环绕核心电路区121的周边电路区123、多个周边焊垫125以及至少一核心焊垫126 (图3中仅示意地绘示一个)。周边焊垫125位于周边电路区123内，而核心焊垫126位于核心电路区121内。第一焊线130c配置于芯片120c的周边焊垫125与引线114之间，且引线114与所对应的周边焊垫125通过第一焊线130c彼此电连接。第二焊线140c配置于芯片120c的核心焊垫126与引线114至少其中之一之间，且核心焊垫126与引线114至少其中之一通过第二焊线140c电连接。也就是说，图3中的一个引线114同时通过第一焊线130c与第二焊线140c分别与一个周边焊垫125及一个核心焊垫126电连接。实务上，于进行引线焊接工艺时，是先形成电连接引线114与周边焊垫125的第一焊线130c，之后再形成电连接引线114与核心焊垫126的第二焊线140c，其目的在于可避免直接打线到芯片120c内部所产生的静电放电(Electro-Static Discharge, ESD)效应。
[0056]此外，本实施例的芯片封装结构100c可更包括至少一第三焊线150 (图3中示意地绘示多条)以及一封装胶体170。第三焊线150配置于芯片120c与芯片座112之间，且第三焊线150电连接芯片120c与芯片座112。封装胶体170包覆芯片120c、芯片座112、部分引线114、第一焊线130c、第二焊线140c以及第三焊线150，可避免外界湿气进入此芯片封装结构IOOc内而影响芯片120c的正常运作。
[0057]由于本实施例是通过同一个引线114通过第一焊线130c与第二焊线140c分别与一个周边焊垫125及一个核心焊垫126电连接，如此一来，可有效缩减芯片120c内电源输送线路的长度，从而可降低芯片120c内的IR压降。
[0058]综上所述，由于本发明的一实施例的芯片封装结构的引线框架具有汇流架，其中汇流架是设置于芯片座与部分引线之间。因此，当芯片的非信号焊垫通过第二焊线与汇流架电连接时，可具有较大的打线范围，故非信号焊垫的位置及其个数可视所需的电路布局来调整其位置。相较于已知的每一非信号焊垫与每一非信号引线需要对应设置(即设置于固定且相对应的位置上)而言，本发明的汇流架的设计可解决已知非信号焊垫位置不佳及非信号引线组数不足的问题，且可使得非信号焊垫在位置配置上更加灵活，进而可降低芯片内部电压功率的消耗。再者，于另一实施例中，由于本发明的核心焊垫通过第四焊线与接地汇流架及电源汇流架电连接，因此可有效缩减芯片内接地/电源输送线路的长度，从而可降低芯片内的IR压降。此外，于又一实施例中，由于同一个引线可通过第一焊线与第二焊线分别与一个周边焊垫及一个核心焊垫电连接，如此一来，可有效缩减芯片内电源输送线路的长度，从而可降低芯片内的IR压降。
[0059]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属【技术领域】中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。
【权利要求】
1.一种芯片封装结构，其特征在于，所述的芯片封装结构包括: 一引线框架，包括: 一芯片座; 多个引线，环绕所述芯片座配置；以及 至少一汇流架，设置于所述芯片座与部分所述这些引线之间； 一芯片， 配置于所述引线框架的所述芯片座上，且具有一核心电路区、一环绕所述核心电路区的周边电路区、多个信号焊垫以及多个非信号焊垫，其中所述这些信号焊垫与所述这些非信号焊垫位于所述周边电路区内； 多条第一焊线，配置于所述芯片的所述这些信号焊垫与所述这些引线之间，其中所述这些引线与对应的所述这些信号焊垫通过所述这些第一焊线彼此电连接；以及 多条第二焊线，配置于所述芯片的所述这些非信号焊垫与所述汇流架之间，其中所述汇流架与所述这些非信号焊垫通过所述这些第二焊线电连接。
2.如权利要求1所述的芯片封装结构，其特征在于，所述至少一所述汇流架包括至少一接地汇流架与至少一电源汇流架，所述接地汇流架电连接至所述芯片，所述电源汇流架电连接至所述芯片，且所述接地汇流架与所述电源汇流架电性绝缘。
3.如权利要求1所述的芯片封装结构，其特征在于，所述的芯片封装结构更包括: 至少一第三焊线，配置于所述芯片与所述芯片座之间，其中所述芯片与所述芯片座通过所述第三焊线彼此电连接。
4.如权利要求1所述的芯片封装结构，其特征在于，所述的芯片封装结构更包至少一第四焊线，所述芯片更具有至少一位于所述核心电路区内的核心焊垫，其中所述第四焊线配置于所述芯片的所述核心焊垫与所述汇流架之间，且所述汇流架与所述核心焊垫通过所述第四焊线彼此电连接。
5.如权利要求1所述的芯片封装结构，其特征在于，所述汇流架包括一主体部以及两个连接所述主体部的相对两端的延伸部，所述这些延伸部的延伸方向于所述这些引线的延伸方向相同，而所述主体部位于所述芯片座与部分所述这些引线之间。
6.如权利要求1所述的芯片封装结构，其特征在于，所述的芯片封装结构更包括: 一封装胶体，包覆所述芯片、所述芯片座、所述汇流架、部分所述引线、所述这些第一焊线以及所述这些第二焊线。
7.—种芯片封装结构，其特征在于，所述的芯片封装结构包括: 一引线框架，包括: 一芯片座；以及 多个引线，环绕所述芯片座配置； 一芯片，配置于所述引线框架的所述芯片座上，且具有一核心电路区、一环绕所述核心电路区的周边电路区、多个周边焊垫以及至少一核心焊垫，其中所述这些周边焊垫位于所述周边电路区内，而所述核心焊垫位于所述核心电路区内； 多条第一焊线，配置于所述芯片的所述这些周边焊垫与所述这些引线之间，其中所述这些引线与所对应的所述这些周边焊垫通过所述这些第一焊线彼此电连接；以及 至少一第二焊线，配置于所述芯片的所述核心焊垫与至少其中之一所述这些引线之间，其中所述核心焊垫与所述这些引线至少其中之一通过所述第二焊线电连接，其中，所述第二焊线所连接的所述引线也通过所述第一焊线电连接对应的所述周边焊垫。
8.如权利要求7所述的芯片封装结构，其特征在于，所述的芯片封装结构更包括: 至少一第三焊线，配置于所述芯片与所述芯片座之间，其中所述第三焊线电连接所述芯片与所述芯片座。
9.如权利要 求7所述的芯片封装结构，其特征在于，所述的芯片封装结构更包括: 一封装胶体，包覆所述芯片、所述芯片座、部分所述引线、所述这些第一焊线以及所述第二焊线。
【文档编号】H01L23/495GK103579161SQ201210279020
【公开日】2014年2月12日 申请日期:2012年8月7日 优先权日:2012年8月7日
【发明者】陈志雄 申请人:扬智科技股份有限公司