专利名称：半导体装置和制造该半导体装置的方法
技术领域：
本发明构思涉及半导体装置和制造该半导体装置的方法。
背景技术：
相关技术的讨论半导体装置用于几乎每个工业领域，包括各种电子装置、车辆、船舶等等。场效应·晶体管(在下文中被称为晶体管)是现代半导体装置的基本的组成部件。一些晶体管被单独地包装，但是更多的被发现嵌入在集成电路中。晶体管可以包括在半导体衬底中的彼此间隔开的源极和漏极，以及覆盖源极与漏极之间的沟道区的顶表面的栅电极。源极和漏极可以通过将掺杂离子注入到半导体衬底中来形成。可以通过布置在半导体衬底与栅电极之间的栅极氧化层来将栅电极与沟道区绝缘。已经进行了开发以实现高度集成的、高速的半导体装置。因此，晶体管的尺寸变得缩小，使得可能减小晶体管的接通电流。然而，晶体管的接通电流的减小可以引起晶体管的操作速度的减小。因此，可能降低了半导体装置的可靠性和操作速度。因此，存在对提高高度集成的半导体装置中的晶体管的接通电流的需要。
发明内容
本发明构思的示例性实施例提供了具有改进的可靠性的半导体装置和制造该半导体装置的方法。本发明构思的示例性实施例提供了具有高集成性的半导体装置和制造该半导体装置的方法。本发明构思的示例性实施例提供了能够提高晶体管的接通电流的半导体装置，和制造该半导体装置的方法。根据本发明构思的示例性实施例，一种制造半导体装置的晶体管的方法包括在半导体衬底上形成栅极图案；在栅极图案的侧壁上形成间隔体；对半导体衬底进行湿式蚀刻以在半导体衬底中形成第一凹陷，其中，第一凹陷与间隔体相邻；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷。第一凹陷具有弯曲的侧壁而第二凹陷具有锥形的侧壁。至少一个锥形的侧壁具有{111}晶面。与半导体衬底的表面相邻的间隔体的一部分从栅极图案的侧壁突出去。具有该突出部分的间隔体具有悬臂式形状。
该方法进一步包括执行外延生长处理以形成填充第二凹陷的外延图案。外延图案的表面被布置在半导体衬底的表面上。外延图案的掺杂部分是晶体管的源极或漏极。晶体管的沟道区被形成在相邻的外延图案之间。栅极图案包括晶体管的栅电极。根据本发明构思的示例性实施例，一种制造半导体装置的方法，包括将非晶元素离子注入到半导体衬底中以在半导体衬底中形成非晶区；对该非晶区进行退火以在半导体衬底中形成相变区；对相变区进行湿式蚀刻以在半导体衬底中形成第一凹陷；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷。 第一凹陷具有弯曲的侧壁，而第二凹陷具有锥形的侧壁。退火温度小于500摄氏度。退火温度是约350摄氏度至约450摄氏度。根据本发明构思的示例性实施例，一种制造半导体装置的方法，包括对半导体衬底进行湿式蚀刻以在半导体衬底中形成第一凹陷，其中第一凹陷具有弯曲的侧壁；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷，其中第二凹陷具有锥形的侧壁。第一凹陷具有凹形的形状。第二凹陷的锥形侧壁由基本上直线连接。在对半导体衬底进行湿式蚀刻以形成第一凹陷之前，该方法包括将非晶化元素离子注入到半导体衬底中以在半导体衬底中形成非晶区；以及对非晶区进行退火以在半导体衬底中形成相变区，其中，第一凹陷是通过对相变区进行湿式蚀刻来形成的。退火是在500摄氏度以下的温度下执行的。温度是约350摄氏度至约450摄氏度。非晶化元素离子通过垂直的或倾斜的注入方法被注入到半导体衬底中。用来对半导体衬底进行湿式蚀刻以形成第一凹陷的腐蚀剂包括氢氟酸(HF)、硝酸(HN03)、以及醋酸(CH3C00H)中的至少一种。在对第一凹陷进行湿式蚀刻以形成第二凹陷之后，该方法包括执行外延生长处理以形成填充第二凹陷的外延图案。外延图案具有六角形形状。外延图案具有与半导体衬底相比不同的半导体元素。根据本发明构思的示例性实施例，一种制造半导体装置的方法，包括将非晶化元素离子注入到半导体衬底中以在半导体衬底中形成非晶区；对非晶区进行退火以在半导体衬底中形成相变区；对相变区进行干式蚀刻以在半导体衬底中形成第一凹陷；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷。第一凹陷具有弯曲的侧壁，而第二凹陷具有锥形的侧壁。
通过参考附图详细地描述本发明的示例性实施例，本发明构思的以上和其它特征将变得更加显而易见，在附图中图IA至IG是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图2是图示了根据本发明构思的示例性实施例的形成凹形区的方法的流程图；图3A至3B是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图4A至4D是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图5是图示了根据本发明构思的示例性实施例的半导体装置的截面图；图6是图示了根据本发明构思的示例性实施例的半导体装置的截面图； 图7A至7E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图8A是图示了根据本发明构思的示例性实施例的半导体装置的截面图；图8B是图8A的部分‘A’的放大图；图9A至9E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图IOA是图示了根据本发明构思的示例性实施例的半导体装置的截面图；图IOB是图IOA的部分‘B，的放大图；图IlA至IlE是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图12A至12B是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图13是图示了根据本发明构思的示例性实施例的半导体装置的截面图；图14A至14E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图15A至I 是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图；图16是图示了根据本发明构思的示例性实施例的可以包括半导体装置的电子系统的框图；以及图17是图示了根据本发明构思的示例性实施例的可以包括半导体装置的存储器卡的框图
具体实施例方式在下文中，将参考附图对本发明构思的示例性实施例进行详细的描述。然而，本发明构思可以以许多不同的形式来体现并且不应当被解释为局限于本文中所阐述的示例性实施例。为了清楚，可以对附图的某些方面进行放大。将理解的是，当诸如层、区或衬底的元件被称为“连接”或“耦合”到另一元件时，该元素可以被直接连接或耦合到另一元素或者可能存在介于中间的元件。同样地，将理解的是，当诸如层、区或衬底的元件被称为“在”另一元件上时，该元素可以是直接在另一元件上或可能存在介于中间的元件。除非另外指出，否则在整个说明书和图中相同的附图标记可以表示相同的元件。
图IA至IG是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。图2是图示了根据本发明构思的示例性实施例的形成凹形区的方法的流程图。参考图1A，栅极图案110可以被形成在半导体衬底100上。装置隔离图案(未示出)可以被形成在半导体衬底100上以限定有源部分。有源部分可以对应于由装置隔离图案围绕的半导体衬底100的一部分。栅极图案110可以跨越有源部分。在一些实施例中，栅极图案110可以包括顺序地堆叠的栅极介电图案102、栅电极104、以及硬掩模图案106。半导体衬底100可以由半导体元素形成。例如，半导体衬底100可以是硅衬底。半导体衬底100可以处于单晶状态。半导体衬底100可以用第 一导电性类型的掺杂物来掺杂。栅极介电图案102可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化合物(例如，氮氧化硅)、和/或高介电系数介电材料(例如，绝缘金属氧化物)。栅电极104可以包括用掺杂物掺杂的半导体(例如，掺杂硅)、金属半导体化合物(例如，金属硅化物)、导电金属氮化物(例如，氮化钛、和/或氮化钽)以及过渡金属(例如，钛和/或钽)中的至少一种。硬掩膜图案106可以包括氮化物(例如,氮化硅)和/或氮氧化合物(例如,氮氧化硅)。掺杂物注入处理可以使用栅极图案110作为掩膜来执行以形成第一源极/漏极扩展113a和第二源极/漏极扩展113b。第一源极/漏极扩展113a和第二源极/漏极扩展113b可以分别被形成在栅极图案110的两侧处的半导体衬底100中。换句话说，栅极图案110可以被布置在第一源极/漏极扩展113a与第二源极/漏极扩展113b之间的半导体衬底100上。第一源极/漏极扩展113a和第二源极/漏极扩展113b可以用第二导电性类型的掺杂物来掺杂。例如，第一导电性类型的掺杂物中的一个可以是P型掺杂物，并且第二导电性类型的掺杂物中的一个可以是N型掺杂物，并且反之亦然。随后，间隔体层115可以被共形地形成在半导体衬底100上。间隔体层115可以包括绝缘材料。在一些实施例中，额外的间隔体层117可以被共形地形成在间隔体层115上。额外的间隔体层117可以包括与间隔体层115不同的绝缘材料。例如，间隔体层115可以由氮化物(例如，氮化硅)形成，而额外的间隔体层117可以由氧化物(例如，氧化硅)形成。在这种情况下，在形成间隔体层115之前，可以在半导体衬底100上形成缓冲氧化层(未示出)。缓冲氧化层可以通过热氧化处理、化学汽相淀积(CVD)处理、和/或原子层沉积(ALD)处理来形成。然而，本发明构思不限于此。间隔体层115可以由除了氮化物之外的其它绝缘材料形成。额外的间隔体层117可以比间隔体层115更薄。参考图1B，可以通过执行回蚀刻处理来相继地蚀刻额外的间隔体层117和间隔体层115。因此，栅极间隔体115a可以被形成在栅极图案110的两个侧壁上。在一些实施例中，栅极间隔体115a中的每一个都可以包括从其下部部分横向地延伸的突出部分115p。例如，栅极间隔体115a中的每一个都可以具有‘L’形状。在回蚀刻处理期间在突出部分115p上的额外的间隔体层117可以充当蚀刻掩膜，使得可以形成突出部分115p。在形成栅极间隔体115a之后，可以移除额外的间隔体层117。额外的间隔体层117可以通过回蚀刻处理来移除。替代地，在执行了回蚀刻处理之后，可以保留额外的间隔体层117的一部分。额外的间隔层117的剩余部分可以通过后续的清除处理来移除。随后，图IE中所图示的凹形区130a和130b可以分别被形成在栅极图案110两侧处的半导体衬底100中。将参考图2和图IC至IE来更详细地描述形成凹形区130a和130b的方法。如图2中所图示，可以改变半导体衬底100的一部分的相以形成相变区(S150)。半导体衬底100可以处于单晶状态并且相变区可以具有与单晶状态不同的相。在一些实施例中，相变区的形成(S150)可以包括将非晶化元素离子(amorphization element ion)注入到一部分半导体衬底中以形成非晶区(S155)，并且对非晶区进行退火(S157)。在下文中，将对这些处理进行更详细的描述。参考图IC和2，可以使用栅极图案110和栅极间隔体115a作为掩膜将非晶化元素离子120注入到半导体衬底100中(S155)。可以通过非晶化元素离子120来非晶化具有单晶状态的半导体衬底100的多个部分。因此，第一非晶区125a和第二非晶区125b可以分别被形成在栅极图案110的两侧处的半导体衬底100中。非晶化元素离子120的非晶化元素可以是能够非晶化半导体衬底100的多个部分的元素。此外，非晶化元素可以与半导体衬底100电中性。例如，非晶化元素可以包括锗(Ge)、硅(Si)、惰性气体元素(例如，氩(Ar)、氪(Kr)、氙(Xe)等)、碳(C)、氮(N)、以及氧·(O)中的至少一个。非晶化元素离子120的注入能量可以在约5KeV至约40KeV的范围内。非晶化元素离子120的剂量可以在约I X IO14个原子/cm2至约I X IO16个原子/cm2的范围内。然而，本发明构思不限于以上范围。在一些实施例中，可以通过垂直注入方法将非晶化元素离子120注入到半导体衬底100中。垂直注入方法的注入方向相对于半导体衬底100的顶表面可以是基本上垂直的。换句话说，垂直注入方法的注入方向相对于半导体衬底100的顶表面可以是垂直的，或者可以相对于半导体衬底100的顶表面略微地倾斜以最小化离子沟道效应。例如，垂直注入方法的注入方向可以具有相对于从半导体衬底100的顶表面延伸的垂直线在O度至约7度的范围内的角度。非晶化元素离子120可以在室温下注入。在这种情况下，非晶化元素可以包括锗(Ge)、硅(Si)、以及氙(Xe)中的至少一个。替代地，可以在约-20摄氏度至约-100摄氏度的范围内的较低的处理温度下注入非晶化元素离子120。在这种情况下，即使通过垂直注入方法注入非晶化元素离子120，也可以在半导体衬底100中提高非晶化元素离子120的横向成分。结果，可以提高非晶区125a和125b中的每一个的宽度。当在较低的处理温度下注入非晶化元素离子120时，非晶化元素可以包括锗(Ge)、硅(Si)、惰性气体(例如，氩(Ar)、氪(Kr)、氙(Xe)等)、碳(C),氮(N)，以及氧(O)中的至少一个。参考图ID和2，第一非晶区125a和第二非晶区125b可以通过对半导体衬底100执行的退火处理来进行退火(S157)。因此，可以形成第一相变区127a和第二相变区127b。由于退火处理的原因，可以改变第一非晶区125a和第二非晶区125b的相以形成第一相变区127a和第二相变区127b。通过退火处理，第一非晶区125a的至少一部分可以被改变为第一相变区127a并且第二非晶区125b的至少一部分可以被改变为第二相变区127b。在一些实施例中，第一相变区127a和第二相变区127b中的每一个都可以处于微晶状态。微晶状态可以具有非晶状态与多晶状态之间的相。例如，微晶状态可以包括多个晶核。退火处理可以在约300摄氏度至约650摄氏度的范围内的处理温度下执行。退火处理可以被执行持续约O. I秒至约5分钟的范围内的处理时间。在一些实施例中，可以在小于500摄氏度的处理温度下执行退火处理。例如，在约350摄氏度至约450摄氏度的范围内。在这种情况下，可以完全地改变第一非晶区125a和第二非晶区125b以形成第一相变区127a和第二相变区127b。替代地，可以在约450摄氏度至约650摄氏度的范围内的处理温度下执行退火处理。在这种情况下，可以部分地改变第一非晶区125a和第二非晶区125b以形成第一相变区和第二相变区。稍后将对此情况进行描述。可以通过分批退火方法、快速热退火方 法、尖峰快速退火方法以及闪光快速热退火方法中的至少一种来执行退火处理。参考图IE和2，可以移除第一相变区127a和第二相变区127b以分别形成第一凹形区130a和第二凹形区130b (S160)。第一相变区127a和第二相变区127b可以通过湿式蚀刻处理来移除。因此，能够改进相变区127a和127b与半导体衬底100之间的蚀刻选择性。此外，能够改进相变区127a和127b与栅极间隔体115a之间的蚀刻选择性。在一些实施例中，通过湿式蚀刻处理的相变区127a和127b的蚀刻速率与半导体衬底100的蚀刻速率之比可以在约50 1至约300 1的范围内。此外，通过湿式蚀刻处理的相变区127a和127b的蚀刻速率与栅极间隔体115a的蚀刻速率之比可以在约10 1至约100 1的范围内。可以通过湿式蚀刻处理基本上各向同性地蚀刻第一相变区127a和第二相变区127b。在一些实施例中，能够通过湿式蚀刻处理来改进相变区127a和127b与硬掩膜图案106之间的蚀刻选择性。当硬掩膜图案106包括与栅极间隔体115a相同的材料时，通过湿式蚀刻处理的相变区127a和127b的蚀刻速率与硬掩膜图案106的蚀刻速率之比可以在约10 1至约100 1的范围内。例如，当半导体衬底100是硅衬底并且栅极间隔体115a包括氮化硅时，湿式蚀刻处理的蚀刻剂可以包括氢氟酸(HF)、硝酸(HNO3)、醋酸(CH3COOH)。此外，蚀刻剂还可以包括去离子水。蚀刻剂中的氢氟酸(HF)的含量比率可以在约O. 3wt%(重量百分比)至约I. 5wt%的范围内。蚀刻剂中的硝酸(HNO3)的含量比率可以在约40wt%至约60wt%的范围内。蚀刻剂中的醋酸(CH3COOH)的含量比率可以在约lwt%至约5wt%的范围内。在一些实施例中，蚀刻剂可以包括约O. 7wt%的氢氟酸(HF)、约50wt%的硝酸(HNO3)、约2. 6wt%的醋酸(CH3COOH)、以及约46. 7wt%的去离子水。根据上文所描述的形成凹形区130a和130b的方法，可以注入非晶化元素离子120以形成非晶区125a和125b，并且可以对非晶区125a和125b进行退火以形成相变区127a和127b。可以移除相变区127a和127b以形成凹形区130a和130b。可以在相变区127a和127b的移除处理中快速地蚀刻通过退火处理形成的相变区127a和127b。换句话说，可以提高移除处理中的相变区127a和127b的蚀刻速率。此外，相变区127a和127b可以具有与半导体衬底100的不同的相。例如，相变区127a和127b可以处于微晶状态。因此，能够改进相变区127a和127b与半导体衬底100之间的蚀刻选择性。此外，相变区127a和127b可以通过湿式蚀刻处理来移除。因此，能够改进相变区127a和127b与半导体衬底100之间的蚀刻选择性。此外，还能够改进相变区127a和127b与栅极间隔体115a之间的蚀刻选择性。在一些实施例中，可以在约-20摄氏度至约-100摄氏度的范围内的较低的处理温度下注入非晶化元素离子120。在这种情况下，可以使凹形区130a和130b的内表面平滑。随后，参考图1F，可以对第一凹形区130a和第二凹形区130b执行各向异性的湿式蚀刻处理。因此，可以形成第一凹陷区135a和第二凹陷区135b。各向异性的湿式蚀刻处理可以使用半导体衬底100的{111}晶面作为蚀刻停止表面。换句话说，在各向异性湿式蚀刻处理中使用的{111}晶面的蚀刻速率可以小于半导体衬底100的其它晶面的蚀刻速率。因此，凹形区130a和130b的底表面和侧壁可以通过各向异性湿式蚀刻处理来蚀刻以形成包括锥形底切区137a和137b的凹陷区135a和135b。第一凹陷区135a和第二凹陷区135b可以分别包括第一锥形底切区137a和第二锥形底切区137b。第一锥形底切区137a和第二锥形底切区137b的内表面可以被包括在{111}晶面中。在一些实施例中，如果半导体衬底100是硅衬底，则各向异性湿式蚀刻处理可以使用包括氢氧化铵(NH40H)和/或氢氧化四甲基铵(TMAH)的各向异性蚀刻剂。第一凹陷区135a的第一锥形底切区137a可以具有朝向栅极图案110下的沟道区横向地成锥形的形状，并且第二凹陷区135b的第二锥形底切区137b可以具有朝向沟道区横向地成锥形的形状。在一些实施例中，第一锥形底切区137a可以相对于沟道区与第二锥形底切区137b基本上对称。然而,本发明构思不限于此。参考图1G，可以对具有第一凹陷区135a和第二凹陷区135b的半导体衬底100执·行外延生长处理以形成第一外延图案140a和第二外延图案140b。第一外延图案140a和第二外延图案140b可以分别填充第一凹陷区135a和第二凹陷区135b。由于第一锥形底切区137a和第二锥形底切区137b的原因，第一外延图案140a可以包括朝向沟道区横向地成锥形的第一锥形部分142a，并且第二外延图案140b可以包括朝向沟道区横向地成锥形的第二锥形部分142b。第一锥形部分142a和第二锥形部分142b可以被布置在半导体衬底100中。换句话说，第一锥形部分142a和第二锥形部分142b的尖端可以被布置在栅极图案110下的半导体衬底100的顶表面下。第一外延图案140a和第二外延图案140b可以包括与半导体衬底100的半导体元素不同的半导体元素。因此，第一外延图案140a和第二外延图案140b可以向栅极图案110下的沟道区提供压缩力或拉伸力。结果，当操作包括沟道区的晶体管时，能够提高沟道区中生成的沟道中的载流子的迁移率。因为第一外延图案140a和第二外延图案140b包括第一锥形部分142a和第二锥形部分142b，所以能够进一步提高提供给沟道区的压缩力或拉伸力。结果，可以进一步提高沟道中的载流子的迁移率。当包括沟道区的晶体管是PMOS晶体管时，第一外延图案140a和第二外延图案140b可以向沟道区提供压缩力。因此，能够提高沟道中的空穴的迁移率。为了向沟道区提供压缩力，第一外延图案140a和第二外延图案140b可以包括具有比半导体衬底100的半导体元素更大的直径的半导体元素。例如，当半导体衬底100是硅衬底时，第一外延图案140a和第二外延图案140b可以包括硅锗(SiGe)或锗(Ge)。当包括沟道区的晶体管是NMOS晶体管时，第一外延图案140a和第二外延图案140b可以向沟道区提供拉伸力。因此，能够提高沟道中的电子的迁移率。为了向沟道区提供拉伸力，第一外延图案140a和第二外延图案140b可以包括具有比半导体衬底100的半导体元素更小的直径的半导体元素。例如，当半导体衬底100是硅衬底时，第一外延图案140a和第二外延图案140b可以包括碳化硅(SiC)。在一些实施例中，第一外延图案140a和第二外延图案140b的顶表面可以被布置在栅极图案110下的半导体衬底100的顶表面上。在这种情况下，由于栅极间隔体115a的突出部分115p的原因，能够保护半导体衬底100与外延图案140a和140b之间的界面。换句话说，突出部分115p可以覆盖与半导体衬底100的顶表面相邻的界面的端，使得能够保护界面。结果，能够改进晶体管的可靠性。第一外延图案140a和第二外延图案140b中的每一个的至少一部分可以用第二导电性类型的掺杂物来掺杂。在一些实施例中，第一外延图案140a和第二外延图案140b可以通过原位方法来掺杂。在这种情况下，第一外延图案140a和第二外延图案140b中的每一个可以完全地用第二导电性类型的掺杂物来掺杂。在其它实施例中，在形成了第一外延图案140a和第二外延图案140b之后，可以使用栅极图案110和栅极间隔体115a作为掩膜将第二导电性类型的掺杂离子注入到外延图案140a和140b中，以掺杂外延图案140a和140b的至少部分。在一些实施例中，第一源极/漏极扩展113a和第一外延图案140a的掺杂部分可以被包括在晶体管的漏极区，而第二源极/漏极扩展113b和第二外延图案140b的掺杂部分可以被包括在晶体管的源极区。 随后，图5中所图示的层间介电层145可以被形成在半导体衬底100上。可以形成穿透层间介电层145的第一接触插塞147a和第二接触插塞147b。第一接触插塞147a和第二接触插塞147b可以分别被电连接到第一外延图案140a和第二外延图案140b。因此，可以实现图5中所图示的半导体装置。如参考图IC和ID所描述的，非晶区125a和125b可以被完全地改变为相变区127a和127b。替代地，非晶区125a和125b可以被部分地改变。将参考图3A和3B对此进行描述。图3A和3B是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。参考图IC和3A，可以对包括非晶区125a和125b的半导体衬底100执行退火处理。此时，退火处理的处理温度可以在约450摄氏度至约650摄氏度的范围内。在这种情况下，与半导体衬底100相邻的第一非晶区125a和第二非晶区125b的多个部分可以被改变为固相外延部分EP，并且第一非晶区125a和第二非晶区125b的其它部分可以分别被改变为第一相变区127a’和第二相变区127b’。固相外延部分EP可以使用与非晶区125a和125b中的每一个相邻的半导体衬底100作为晶粒来形成。固相外延部分EP可以处于同半导体衬底100的单晶状态。第一相变区127a’和第二相变区127b’中的每一个都可以处于上文所描述的微晶状态。参考图3B，第一相变区127a’和第二相变区127b’可以通过参考图IE和2所描述的湿式蚀刻处理来移除。因此，可以形成第一凹形区130a’和第二凹形区130b’。此时，由于固相外延部分EP具有与半导体衬底100相同的单晶状态，所以固相外延部分EP可以保留。随后，可以执行参考图IF所描述的各向异性湿式蚀刻处理，以形成图IF中所图示的第一凹陷区135a和第二凹陷区135b。替代地，由于根据本实施例的第一凹形区130a’和第二凹形区130b’可以具有与图IE中所图示的第一凹形区130a和第二凹形区130b相比不同的形状，所以根据本实施例的第一凹陷区和第二凹陷区可以具有与图IF中所图示的第一凹陷区135a和第二凹陷区135b相比不同的尺寸、不同的宽度、和/或不同的深度。随后的处理可以以如参考图IG和5所描述的相同的方式来执行。此外，栅极图案110可以包括栅电极104。换句话说，在形成了栅电极104之后，可以按顺序形成凹形区130a和130b、凹陷区135a和135b、以及外延图案140a和140b。替代地，在形成了外延图案140a和140b之后，可以形成栅电极。将参考图4A至4D来对此进行描述。图4A至4D是根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。参考图4A，虚设的栅极图案175可以被形成在半导体衬底100上。随后，可以执行参考图IA至IF所描述的源极/漏极扩展113a和113b的形成处理至外延图案140a和140b的形成处理。虚设的栅极图案175可以包括具有相对于栅极间隔体115a的蚀刻选择性的材料和后续的下部层间介电层。在一些实施例中，虚设的栅极图案175可以包括依次地堆叠的半导体图案170和压盖图案173。当栅极间隔体115a由氮化硅形成并且下部层间介电层由氧化硅形成时，半导体图案170可以由多晶硅形成并且压盖图案173可以由氧化硅形成。缓冲氧化层(未示出)可以被形成在虚设的栅极图案175与半导体衬底100之间。
参考图4B，下部层间介电层层145a可以被形成在包括外延图案140a和140b与虚设的栅极图案175的半导体衬底100上。随后，下部层间介电层145a和压盖图案173可以被平面化，直到虚设的栅极图案175的半导体图案170被暴露为止。下部层间介电层145a和压盖图案173可以通过化学机械抛光(CMP)处理来平面化。栅极间隔体115a的上部部分可以通过下部层间介电层145a和压盖图案173的平面化处理来移除。如上文所描述，虚设的栅极图案175的半导体图案170可以具有相对于平面化的下部介电层145a和栅极间隔体115a的蚀刻选择性。参考图4C，可以移除所暴露的半导体图案170以形成栅极槽177。如果形成了缓冲氧化物层(未示出)，则在移除了所暴露的半导体图案170之后，可以移除缓冲氧化物层以暴露在栅极槽177之下的半导体衬底100。栅极介电层180可以形成在包括栅极槽177的半导体衬底100上，而栅极导电层185可以形成在栅极介电层180上以填充栅极槽177。栅极介电层180可以包括氧化物、氮化物、氮氧化合物和/或高介电系数介电材料。栅极介电层180可以通过热氧化处理、氮化处理、氧氮化处理、ALD处理和/或CVD处理来形成。栅极导电层185可以包括导电金属氮化物(例如，钛氮化物和/或钽氮化物)、过渡金属(例如，钛和/或钽)和/或金属(例如，钨)。参考图4D，栅极导电层185可以被平面化以在栅极槽177中形成栅电极185a。在一些实施例中，可以在栅极导电层185的平面化处理期间移除已平面化的下部层间介电层145a上的栅极介电层180。因此，栅极介电图案180a可以形成在栅极槽177中。在本实施例中，栅电极185a可以被形成为金属栅极。随后，可以形成图6中所图示的上部层间介电层190。可以形成穿透上部层间介电层190和已平面化的下部层间介电层145a的第一接触插塞147a和第二接触插塞147b。因此，可以实现图6中所图示的半导体装置。图5是图示了根据发明构思的示例性实施例的半导体装置的截面图。可以根据图IA至IG的方法来制备图5的半导体装置。参考图5，栅极图案110可以被布置在半导体衬底100上。第一外延图案140a和第二外延图案140b可以分别填充形成在栅极图案110的两侧处的半导体衬底100中的第一凹陷区135a和第二凹陷区135b。栅极图案110可以包括栅极介电图案102、栅电极104以及硬掩模图案106。第一外延图案140a和第二外延图案140b可以与栅极图案110的两个侧壁相邻。因此，一个晶体管可以包括第一外延图案140a和第二外延图案140b以及布置在第一外延图案140a和第二外延图案140b之间的半导体衬底100上的栅极图案110。如参考图IG所描述的，第一外延图案140a和第二外延图案140b可以包括与半导体衬底100的半导体元素不同的半导体元素。因此，第一外延图案140a和第二外延图案140b可以向栅极图案110之下的沟道区提供压缩力或拉伸力。第一外延图案140a可以包括朝沟道区成锥形的第一锥形部分142a，并且第二外延图案140b可以包括朝沟道区成锥形的第二锥形部分142b。第一锥形部分142a和第二锥形部分142b可以包括被包括在{111}晶面中的倾斜表面。在一些实施 例中，第一锥形部分142a可以相对于沟道区与第二锥形部分142b基本上对称。换句话说，第一锥形部分142a可以关于贯穿沟道区的中心并且与半导体衬底100的顶表面垂直的虚垂直线与第二锥形部分142b基本上对称。第一外延图案140a和第二外延图案140b可以包括参考图IG所描述的材料。栅极间隔体115a可以分别被布置在栅极图案110的两个侧壁上。栅极间隔体115a中的每一个都可以包括从其下部部分横向地延伸的突出部分115p。栅极图案110的一个侧壁上的一个栅极间隔体115a可以相对于栅极图案110与栅极图案110的另一侧壁上的另一栅极间隔体115a基本上对称。由于栅极间隔体115a的突出部分115p的原因，能够保护外延图案140a和140b与半导体衬底100之间的界面。第一外延图案140a和第二外延图案140b的上部表面可以被布置在半导体衬底100的顶表面之上。层间介电层145可以覆盖栅极图案110、栅极间隔体115a以及外延图案140a和140bο第一接触插塞147a和第二接触插塞147b可以穿透要分别连接到第一外延图案140a和第二外延图案140b的顶表面的层间介电层145。接触插塞147a和147b中的每一个都可以包括接触外延图案140a和140b中的每一个的欧姆图案。接触插塞147a和147b可以包括金属(例如，钨)、导电金属氮化物(例如，钛氮化物和/或钽氮化物)和/或过渡金属(例如，钛和/或钽)。即使未示出，互连也可以被布置在要连接到接触插塞147a和147b的层间介电层145上。在一些实施例中，可以省略第一接触插塞147a和第二接触插塞147b中的至少一个。图6是根据本发明构思的示例性实施例的半导体装置的截面图。除了在形成了外延图案140a和140b之后，可以如图4A至4D中所示出的形成栅电极之外，图6的半导体装置可以根据图IA至IG的方法来制备。参考图6，栅电极185a可以被布置在第一外延图案140a与第二外延图案140b之间的沟道区之上，并且栅极介电图案180a可以被布置在栅电极185a与半导体衬底100之间。在图6中，栅极介电图案180a可以延伸以覆盖栅电极185a的两个侧壁。在这种情况下，栅极介电图案180a的延伸可以被布置在栅电极185a与栅极间隔体115a之间。下部层间介电层145a可以覆盖外延图案140a和140b。下部层间介电层145a可以不覆盖栅电极185a的顶表面。上部层间介电层190可以覆盖下部层间介电层145a和栅电极185a的顶表面。第一接触插塞147a和第二接触插塞147b可以相继地穿透上部层间介电层190和下部层间介电层145a以分别连接到第一外延图案140a和第二外延图案140b。图7A至7E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。
参考图7A，可以使用栅极图案110和栅极间隔体115a作为掩模将非晶化元素离子220注入到半导体衬底100中。因此，第一非晶区225a和第二非晶区225b可以分别被形成在栅极图案110的两侧处的半导体衬底100中。非晶化元素离子220可以通过倾斜注入方法来注入。由于倾斜注入方法的原因，非晶化元素离子220可以被注入成相对于半导体衬底100的顶表面是倾斜的。倾斜注入方法的倾斜注入方向可以相对于半导体衬底100的顶表面是非垂直的和非平行的。在一些实施例中，垂直于半导体衬底100的顶表面的垂直线与倾斜注入方向之间的角可以大于O度且等于或小于约70度。特别地，垂直线与倾斜注入方向之间的角可以大于约7度且等于或小于约45度。在本实施例中，可以在一个倾斜注入方向上注入非晶化元素离子220。因此，第一非晶区225a可以被形成为关于栅极图案110之下的沟道区与第二非晶区225b不对称。换句话说，第一非晶区225a可以关于与半导体衬底100的顶表面垂直并且贯穿沟道区的中心的虚垂直线与第二非晶区225b不对称。在一些实施例中，与第二非晶区225b相比较，第一非晶区225a可以被布置成更靠近沟道区。与第一非晶区225a相比较，第二非晶区225b可以被布置成更远离沟道区。·非晶化元素离子220的非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。非晶化元素离子220的剂量和注入能量可以分别与参考图IC所描述的非晶化元素离子120的剂量和注入能量相同。在一些实施例中，可以在室温下注入非晶化元素离子220。替代地，如参考图IC和2所描述的，可以在约-20摄氏度至约-100摄氏度内的较低的处理温度下注入非晶化元素离子220。参考图7B，可以对包括第一非晶区225a和第二非晶区225b的半导体衬底100执行退火处理，以形成第一相变区227a和第二相变区227b。可以以与参考图1D、2以及3A所描述的退火处理相同的方式来执行退火处理。因此，第一非晶区225a和第二非晶区225b可以被完全地或部分地改变，以形成第一相变区227a和第二相变区227b。第一相变区227a和第二相变区227b中的每一个都可以处于上文所描述的微晶状态。参考图7C，可以移除第一相变区227a和第二相变区227b以形成第一凹形区230a和第二凹形区230b。可以通过参考图IE和2所描述的湿式蚀刻处理来移除第一相变区227a和第二相变区227b。由于第一非晶区225a和第二非晶区225b的布置的原因，第一凹形区203a可以关于沟道区与第二凹形区230b不对称。参考图7D，可以对第一凹形区230a和第二凹形区230b执行参考图IF所描述的各向异性的湿式蚀刻处理，以形成第一凹陷区235a和第二凹陷区235b。第一凹陷区235a可以包括朝沟道区横向地成锥形的第一锥形底切区237a，并且第二凹陷区235b可以包括朝沟道区横向地成锥形的第二锥形底切区237b。此时，第一凹陷区235a可以关于沟道区与第二凹陷区235b不对称。特别地，第一锥形底切区237a可以关于沟道区与第二锥形底切区237b不对称。参考图7E，可以执行外延处理以形成分别填充第一凹陷区235a和第二凹陷区235b的第一外延图案240a和第二外延图案240b。第一外延图案240a和第二外延图案240b可以由与参考图IG所描述的第一外延图案140a和第二外延图案140b相同的材料形成。此夕卜，第一外延图案240a和第二外延图案240b可以通过参考图IG所描述的用于掺杂外延图案140a和140b的相同的方法来掺杂。由于第一锥形底切区237a和第二锥形底切区237b的原因，第一外延图案240a可以包括朝沟道区横向地成锥形的第一锥形部分242a，并且第二外延图案240b可以包括朝沟道区横向地成锥形的第二锥形部分242b。第一锥形部分242a可以关于沟道区与第二锥形部分242b不对称。 在本实施例中，非晶化元素离子220可以通过倾斜注入方法注入到半导体衬底100中。因此，第一非晶区225a可以关于沟道区与第二非晶区225b不对称。结果，第一外延图案240a的第一锥形部分2 42a能够关于沟道区与第二外延图案240b的第二锥形部分242b不对称。因此，可以改进包括第一外延图案240a和第二外延图案240b以及布置在第一外延图案240a和第二外延图案240b之间的栅极图案110的晶体管的可靠性。稍后将对此进行更详细的描述。另外，在其中第一非晶区225a关于沟道区与第二非晶区225b不对称的本实施例中，在凹形区230a和230b的形成中使用的移除处理可以通过其它方法来执行。在一些实施例中，可以通过各向同性干式蚀刻处理来移除相变区227a和227b。在其它实施例中，可以省略退火处理，并且可以通过各向同性干式蚀刻处理来移除第一非晶区225a和第二非晶区225b以形成第一凹形区230a和第二凹形区230b。在一些实施例中，参考图4A至4D所描述的虚设栅极图案175也可以适用于根据本实施例的制造半导体装置的方法。将参考图8A和SB对根据本实施例制造的半导体装置进行描述。图8A是图示了根据本发明构思的示例性实施例的半导体装置的截面图，而图SB是图8A的部分‘A’的放大图。参考图8A和8B，第一外延图案240a和第二外延图案240b可以分别填充形成在在栅极图案110的两侧处的半导体衬底100中的第一凹陷区235a和第二凹陷区235b。第一外延图案240a和第二外延图案240b可以与栅极图案110的两侧相邻。因此，第一外延图案240a和第二外延图案240b和其间的半导体衬底100上的栅极图案110可以被包括在晶
体管中。第一外延图案240a的第一锥形部分242a可以关于栅极图案110之下的沟道区CHR与第二外延图案240b的第二锥形部分242b不对称。更详细地，如图8B中所图示，第一锥形部分242a可以关于贯穿沟道区CHR的中心并且与半导体衬底100的顶表面垂直的虚垂直线250与第二锥形部分242b不对称。第一锥形部分242a的尖端与沟道区CHR的中心之间的第一水平距离Dl可以不同于第二锥形部分242b的尖端与沟道区CHR的中心之间的第二水平距离D2。如图SB中所图示的，第一水平距离Dl可以对应于第一锥形部分242a的尖端与虚垂直线250之间的最短距离，而第二水平距离D2可以对应于第二锥形部分242b的尖端与虚垂直线250之间的最短距离。在一些实施例中，第一水平距离Dl可以小于第二水平距离D2。在这种情况下，第一外延图案240a和第一源极/漏极扩展113a的掺杂部分可以对应于晶体管的漏极区,而第二外延图案240b和第二源极/漏极扩展113b的掺杂部分可以对应于晶体管的源极区。由于第一锥形部分242a的原因，压缩力或拉伸力可以被充分地提供给与漏极区相邻的沟道区CHR的一部分。因此，与漏极区相邻的沟道区CHR的那部分的势垒可以变得更低。结果，可以改进晶体管的接通电流。与第一锥形部分242a相比较，第二锥形部分242b可以离沟道区CHR更远。因此，能够改进源极区和漏极区之间的击穿现象特性(例如，第一锥形部分242a与第二锥形部分242b之间的击穿现象特性)。此外，第二锥形部分242b还可以向沟道区CHR提供压缩力或拉伸力。结果，可以改进包括第一锥形部分242a与第二锥形部分242b的晶体管的接通电流，并且可以改进晶体管的击穿现象特性。在一些实施例中，当从平面图看时，第一锥形部分242a可以与栅极图案110重叠，而第二锥形部分242b可以不与栅极图案110重叠。然而，本发明构思不限于此。在一些实施例中，第一锥形部分242a的尖端可以被布置在距离栅极图案110下面的半导体衬底100的顶表面与第二锥形部分242b的尖端基本上相同的距离处。然而，本发明构思不限于此。在一些实施例中，图6中所图示的栅极介电图案180a和栅电极185a可以用图8A 和8B中所图示的栅极图案110来代替。图9A至9E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。可以使用参考图IA和IB所描述的处理来制备本实施例的栅极图案110。参考图9A，可以使用栅极图案110和栅极间隔体115a作为掩模将第一非晶化元素离子320注入到半导体衬底100中。第一非晶化元素离子320a可以通过垂直注入方法来注入。可以使用栅极图案110和栅极间隔体115a作为掩模将第二非晶化元素离子320b注入到半导体衬底100中。第二非晶化元素离子320b可以通过倾斜注入方法来注入。由于第一非晶化元素离子320a和第二非晶化元素离子320b的原因，第一非晶区325a和第二非晶区325b可以分别被形成在栅极图案110的两侧处的半导体衬底100中。第一非晶化元素离子320a的注入方向可以与参考图IC和2所描述的非晶化元素离子120的注入方向基本上相同。第二非晶化元素离子320b的注入方向可以与参考图7A所描述的非晶化元素离子220的注入方向基本上相同。第一非晶化元素离子320a的注入能量可以大于第二非晶化元素离子320b的注入能量。第一非晶区325a可以包括彼此相对的第一侧壁和第二侧壁。类似地，第二非晶区325b可以包括彼此相对的第一侧壁和第二侧壁。第一非晶区325a和第二非晶区325b的第一侧壁可以与第一非晶区325a和第二非晶区325b之间的沟道区相邻。由于第二非晶化元素离子320b的原因，第一非晶区325a的第一侧壁的上部部分可以比第一非晶区325a的第一侧壁的下部部分朝沟道区更横向地突出。因此，第一非晶区325a可以包括朝沟道区突出的倾斜注入区300a。另一方面，由于在一个倾斜的方向上注入第二非晶化元素离子320b，所以第二非晶区325b的第一侧壁的上部部分可以不朝沟道区突出。结果，第一非晶区325a的第一侧壁可以具有关于第一非晶区325a与第二非晶区325b之间的沟道区与第二非晶区325b的第一侧壁不对称的结构。在一些实施例中，由于第二非晶化元素离子320b的原因，第二非晶区325b的第二侧壁的上部部分可以横向地突出，使得第二非晶区325b可以包括倾斜注入区300b。第二非晶区325b的倾斜注入区300b可以不影响第一非晶区325a与第二非晶区325b之间的沟道区。在其它实施例中，如果第二非晶区325b的第二侧壁与装置隔离图案(未示出)接触，则可以不形成第二非晶区325b的倾斜注入区300b。第一非晶化元素离子320a的第一非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。第二非晶化元素离子320b的第二非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。第一非晶化元素可以与第二非晶化元素相同。替代地，第一非晶化元素可以不同于第二非晶化元素。第一非晶化元素离子320a和第二非晶化元素离子320b中的每一剂量可以与参考图IC所描述的非晶化元素离子120的剂量相同。可以在室温下注入第一非晶化元素离子320a和第二非晶化元素离子320b。替代地，可以在约-20摄氏度至-100摄氏度的范围内的较低的处理温度下注入第一非晶化元素离子320a和第二非晶化元素离子320b ο参考图9B，可以对包括第一非晶区325a和第二非晶区325b的半导体衬底100执行退火处理，以形成第一相变区327a和第二相变区327b。退火处理可以以与参考图1D、2以及3A所描述的退火处理相同的方式来执行。因此，第一非晶区325a 和第二非晶区325b可以被完全地或部分地改变为第一相变区327a和第二相变区327b。第一相变区327a和第二相变区327b中的每一个可以处于上文所描述的微晶状态。由于第一非晶区325a和第二非晶区325b的形状的原因，第一相变区327a的第一侧壁可以包括朝第一相变区327a和第二相变区327b之间的沟道区突出的突出部分305a，而在与沟道区相邻的第二相变区327b的第一侧壁处未形成突出部分。在一些实施例中，由于第二非晶区325b的倾斜注入区300b的原因，第二相变区327b可以包括在与其第一侧壁相对的第二相变区327b的第二侧壁处形成的突出部分305b。替代地，第二相变区327b可以不包括突出部分305b。参考图9C，可以移除第一相变区327a和第二相变区327b以形成第一凹形区330a和第二凹形区330b。在一些实施例中，可以通过参考图IE和2所描述的湿式蚀刻处理来移除第一相变区327a和第二相变区327b。第一凹形区330a可以包括通过移除第一相变区327a的突出部分305a所形成的底切区310a。第一凹形区330a的底切区310a可以具有朝第一凹形区330a与第二凹形区330b之间的沟道区突出的横向中空形状。换句话说，第一凹形区330a可以包括与沟道区相邻的第一侧壁，并且第一凹形区330a的第一侧壁的上部部分可以比第一凹形区330a的第一侧壁的下部部分朝沟道区更横向地突出。另一方面，底切区未被形成在与第一凹形区330a与第二凹形区330b之间的沟道区相邻的第二凹形区330b的第一侧壁处。在一些实施例中，底切区310b可以通过移除第二相变区327b的突出部分305b来形成，底切区310b可以被形成在与其第一侧壁相对的第二凹形区330b的第二侧壁处。替代地，第二凹形区330b可以不包括底切区310b。参考图9D，可以对第一凹形区330a和第二凹形区330b执行参考图IF所描述的各向异性湿式蚀刻处理。因此，可以形成第一凹陷区335a和第二凹陷区335b。第一凹陷区335a可以包括朝沟道区横向地成锥形的多个第一锥形底切区RTUa和RTLa。所述多个第一锥形底切区RTUa和RTLa可以包括上部锥形底切区RTUa和布置在上部锥形底切区RTUa下面的下部锥形底切区RTLa。可以通过各向异性湿式蚀刻处理来蚀刻第一凹形区330a的底切区310a的内侧壁，以形成上部锥形底切区RTUa，并且可以通过各向异性湿式蚀刻处理来蚀刻布置在底切区310a下面的第一凹形区330a的第一侧壁的下部部分，以形成下部锥形底切区RTLa。另一方面，由于在第二凹形区330b的第一侧壁处未形成底切区，所以第二凹陷区335b可以包括朝沟道区成锥形的一个锥形底切区RTSb。第二凹陷区335b的锥形底切区RTSb可以被称为第二锥形底切区RTSb。在一些实施例中，第一凹陷区335a可以进一步包括与上部锥形底切区RTUa和下部锥形底切区RTLa相对的一个额外的锥形底切区RTSa。第二凹陷区335b可以进一步包括与第二锥形底切区RTSb相对的多个额外的锥形底切区RTUb和RTLb。在其它实施例中，可以省略第一凹陷区335a和第二凹陷区335b的额外的锥形底切区RTSa、RTUb以及RTLb。参考图9E，可以执行外延处理以形成分别填充第一凹陷区335a和第二凹陷区335b的第一外延图案340a和第二外延图案340b。第一外延图案340a和第二外延图案340b可以由与参考图IG所描述的第一外延图案140a和第二外延图案140b相同的材料来形成。此外，第一外延图案340a和第二外延图案340b可以通过与参考图IG所描述的用于掺杂外延图案140a和140b相同的方法来掺杂。由于第一凹陷区335a的多个第一锥形底切区RTUa和RTLa的原因，第一外延图案 340a可以包括朝第一外延图案340a与第二外延图案340b之间的沟道区横向地成锥形的多个第一锥形部分CTUa和CTLa。由于第二凹陷区335b的第二锥形底切区RTSb的原因，第二外延图案340b可以包括朝第一外延图案340a与第二外延图案340b之间的沟道区横向地成锥形的一个第二锥形部分CTSb。在一些实施例中，第一外延图案340a可以进一步包括填充第一凹陷区335a的额外的锥形底切区RTSa的额外的锥形部分CTSa。第二外延图案340b可以进一步包括分别填充第二凹陷区335b的额外的锥形底切区RTUb和RTLb的额外的锥形部分CTUb和CTLb。在其它实施例中，可以省略第一外延图案340a和第二外延图案340b的额外的锥形部分CTSa、CTUb 以及 CTLb。随后，可以形成图IOA中所图不的层间介电层145和接触插塞147a和147b。在一些实施例中，参考图4A至4D所描述的技术可以适用于本实施例。在本实施例中，可以使用垂直注入方法和倾斜注入方法来对晶体管的特性进行优化。此外，在其中第一非晶区325a关于沟道区与第二非晶区325b不对称的本实施例中，可以通过其它方法来执行在凹形区330a和330b的形成中使用的移除处理。在一些实施例中，可以通过各向同性干式蚀刻处理来移除相变区327a和327b。在其它实施例中，可以省略退火处理，并且可以通过各向同性干法蚀刻处理来移除第一非晶区325a和第二非晶区325b，以形成第一凹形区330a和第二凹形区330b。接下来，将参考图IOA和IOB对根据本实施例制造的半导体装置进行描述。图IOA是图示了根据本发明构思的示例性实施例的半导体装置的截面图，而图IOB是图IOA的部分‘B，的放大图。参考图IOA和10B，第一外延图案340a和第二外延图案340b可以分别填充形成在栅极图案110的两侧处的半导体衬底100中的第一凹陷区335a和第二凹陷区335b。第一外延图案340a和第二外延图案340b可以与栅极图案110的两侧相邻。因此，第一外延图案340a和第二外延图案340b以及其间的半导体衬底100上的栅极图案110可以被包括在晶体管中。第一外延图案340a可以关于栅极图案110下面的沟道区CHR与第二外延图案340b不对称。换句话说，第一外延图案340a可以关于贯穿沟道区CHR的中心并且与半导体衬底100的顶表面垂直的虚垂直线350与第二外延图案340b不对称。
如图IOB中所图示的，第一外延图案340a可以包括朝沟道区CHR横向地成锥形的多个第一锥形部分CTUa和CTLa，而第二外延图案340b可以包括朝沟道区CHR横向地成锥形的一个第二锥形部分CTSb。第一锥形部分CTUa和CTLa可以包括上部锥形部分CTUa和下部锥形部分CTLa。相对于栅极图案110下面的半导体衬底100的顶表面，上部锥形部分CTUa的尖端的第一深度Rl可以不同于第二锥形部分CTSb的尖端的第二深度R2。此外，下部锥形部分CTLa的尖端的深度可以不同于第二深度R2。在一些实施例中，第一深度Rl可以小于第二深度R2。在这种情况下，第一外延图案340a和第一源极/漏极扩展113a的掺杂部分可以被包括在晶体管的漏极区中，而第二外延图案340b和第二源极/漏极扩展113b的掺杂部分可以被包括在晶体管的源极区中。 由于第一深度Rl小于第二深度R2，所以第一外延图案340a的上部锥形部分CTUa可以向与漏极区相邻的沟道区CHR的一部分提供足够的压缩力或拉伸力。因此，与漏极区相邻的沟道区CHR的那部分的势垒可以减小，使得晶体管的接通电流可以增加。此外，由于第二深度R2大于第一深度Rl，所以第二锥形部分CTSb的尖端与上部锥形部分CTUa的尖端之间的距离可以增加，使得可以改进源极区与漏极区之间的击穿现象特性。此外，第二锥形部分CTSb还可以向沟道区CHR提供压缩力或拉伸力。此外，下部锥形部分CTLa可以向沟道区CHR的下部部分提供压缩力或拉伸力。因此，可以改进在沟道区CHR中生成的沟道中的载流子的迁移率。在一些实施例中，上部锥形部分CTUa的尖端与沟道区CHR的中心(例如，虚垂直线350)之间的第一距离Da可以不同于第二锥形部分CTSb的尖端与沟道区CHR的中心(例如，虚垂直线350)之间的第二水平距离Db。如果第一外延图案340a的掺杂部分被包括在漏极区中，则第一水平距离Da可以小于第二水平距离Db。下部锥形部分CTLa的尖端与虚垂直线350之间的第三水平距离可以大于第一水平距离Da。在一些实施例中，图IOA中所图示的栅极图案110可以用图6中所图示的栅极介电图案180a和栅电极185a来代替。图IlA至IlE是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图，而图12A和12B是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。可以使用参考图IA和IB所描述的处理来制备本实施例的栅极图案110。参考图11A,可以使用栅极图案110和栅极间隔体115a作为掩模通过垂直注入方法来注入第一非晶化元素离子420a。可以使用栅极图案110和栅极间隔体115a作为掩模通过第一倾斜注入方法来注入第二非晶化元素离子420b。可以使用栅极图案110和栅极间隔体115a作为掩模通过第二倾斜注入方法来注入第三非晶化元素离子420c。由于第一非晶化元素离子420a、第二非晶化元素离子420b以及第三非晶化元素离子420c被注入到半导体衬底100中，所以第一非晶区425a和第二非晶区425b可以分别被形成在栅极图案110的两侧处的半导体衬底100中。第一非晶化元素离子420a的注入方向可以与参考图IC和2所描述的非晶化元素离子120的注入方向基本上相同。第二非晶化元素离子420b的注入方向可以与参考图7A所描述的非晶化元素离子220的注入方向基本上相同。第三非晶化元素离子420c的注入方向可以不同于第二非晶化元素离子420b的注入方向。在一些实施例中，第三非晶化元素离子420c的注入方向可以具有相对于与半导体衬底100的顶表面垂直的垂直线与第二非晶化元素离子420b的注入方向基本上对称的角。例如，第二非晶化元素离子420b的注入方向可以具有在从与半导体衬底100的顶表面垂直的垂直线起的顺时针方向上的第一倾角，而第三非晶化元素离子420c的注入方向可以具有在从该垂直线起的逆时针方向上的第二倾角。第一倾角的大小可以与第二倾角的大小基本上相同。第一非晶化元素离子420a的注入能量可以大于第二非晶化元素离子420b和第三非晶化元素离子420c的注入能量。第二非晶化元素离子420b的注入能量可以与第三非晶化元素离子420c的注入能量基本上相同。第一非晶区425a可以包括彼此相对的第一侧壁和第二侧壁，而第二非晶区425b可以包括彼此相对的第一侧壁和第二侧壁。第一非晶区425a和第二非晶区425b的第一侧壁可以与第一非晶区425a和第二非晶区425b之间的沟道区相邻。由于第二非晶化元素离子420b的原因，第一非晶区425a的第一侧壁的上部部分可以比第一非晶区425a的第一侧壁的下部部分朝沟道区更横向地突出。因此，第一非晶区425a可以包括朝沟道区横向地突出的第一倾斜注入区400a。由于第三非晶化元素离子420c的原因，第二非晶区425b的第一侧壁的上部部分可以比第二非晶区425b的第一侧壁的下部部分朝沟道区更横向地突出。因此，第二非晶区425b可以包括朝沟道区横向地突出的第二倾斜注入区402b。在一些实施例中，额外的倾斜注入区402a可以通过第三非晶化元素离子420c形成在第一非晶区425a的第二侧壁的上部部分处。额外的倾斜注入区400b可以通过第二非晶化元素离子420b形成在第二非晶区425b的第二侧壁的上部部分处。在其它实施例中，如果第一非晶区425a和第二非晶区425b的第二侧壁与装置隔离图案(未示出)接触，则可以省略额外的倾斜注入区402a和400b。第一非晶化元素离子420a的第一非晶化元素可以包括用作参考图IC和2所描述 的非晶化元素离子120的非晶化元素中的至少一个。第二非晶化元素离子420b的第二非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。第三非晶化元素离子420c的第三非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。第一、第二以及第三非晶化元素可以与彼此相同。替代地，第一、第二以及第三非晶化元素可以与彼此不同。第一非晶化元素离子420a、第二非晶化元素离子420b以及第三非晶化元素离子420c中的每一剂量可以与参考图IC和2所描述的非晶化元素离子120的剂量基本上相同。可以在室温下注入第一非晶化元素离子420a、第二非晶化元素离子420b以及第三非晶化元素离子420c。替代地，可以在约-20摄氏度至约-100摄氏度的范围内的较低的处理温度下注入第一非晶化元素离子420a、第二非晶化元素离子420b以及第三非晶化元素离子420c。参考图11B，可以对包括第一非晶区425a和第二非晶区425b的半导体衬底100执行退火处理，以形成第一相变区427a和第二相变区427b。可以以与参考图ID和2所描述的退火处理相同的方式来执行退火处理。在一些实施例中，可以在约350摄氏度至约450摄氏度的范围内的处理温度下执行退火处理。因此，第一非晶区425a和第二非晶区425b可以被完全改变为如图IlB中所图示的第一相变区427a和第二相变区427b。由于第一倾斜注入区400a和第二倾斜注入区402b的原因，第一相变区427a和第二相变区427b可以包括分别朝第一相变区427a与第二相变区427b之间的沟道区横向地突出的第一突出部分405a和第二突出部分407b。在一些实施例中，由于额外的倾斜注入区402a和400b的原因，第一相变区427a和第二相变区427b可以进一步分别包括额外的突出部分407a和405b。在其它实施例中，可以省略额外的突出部分407a和405b。参考图11C，可以移除第一相变区427a和第二相变区427b，以形成第一凹形区430a和第二凹形区430b。可以通过参考图IE和2所描述的湿式蚀刻处理来移除第一相变区427a和第二相变区427b。由于移除了第一突出部分405a和第二突出部分407b，所以第一凹形区430a可以包括朝沟道区突出的第一底切区410a，而第二凹形区430b可以包括朝沟道区突出的第二底切区412b。在一些实施例中，如果移除了额外的突出部分407a和405b，则第一凹形区430a和第二凹形区430b可以分别包括额外的底切区412a和410b。参考图11D，可以对第一凹形区430a和第二凹形区430b执 行参考图IF所描述的各向异性湿式蚀刻处理。结果，可以形成第一凹陷区435a和第二凹陷区435b。由于第一底切区410a的原因，第一凹陷435a可以包括朝沟道区横向地成锥形的第一上部锥形底切区RTUl和第一下部锥形底切区RTL1。由于第二底切区412b的原因，第二凹陷区435b可以包括朝沟道区横向地成锥形的第二上部锥形区RTU2和第二下部锥形区RTL2。另外，可以在大于约450摄氏度并且等于或小于约650摄氏度的处理温度下执行参考图IlB所描述的退火处理。在这种情况下，如图12A中所图示的，与半导体衬底100相邻的第一非晶区425a和第二非晶区425b的多个部分可以被改变为固相外延部分EP，并且第一相变区427a’和第二相变区427b’可以被形成在固相外延部分EP上。可以执行参考图IE和2所描述的湿式蚀刻处理，以移除第一相变区427a’和第二相变区427b’。因此，可以形成图12B中所图示的第一凹形区430a’和第二凹形区430b’。随后，可以执行参考图IF所描述的各向异性蚀刻处理，以形成图IlD中所图示的第一凹陷区435a和第二凹陷区 435b。参考图11E，可以执行外延处理以形成分别填充第一凹陷区435a和第二凹陷区435b的第一外延图案440a和第二外延图案440b。第一外延图案440a和第二外延图案440b可以由与参考图IG所描述的第一外延图案140a和第二外延图案140b相同的材料形成。可以通过参考图IG所描述的用于掺杂外延图案140a和140b的相同的方法来掺杂第一外延图案440a和第二外延图案440b。第一外延图案440a可以包括朝沟道区横向地成锥形的第一上部锥形部分CTUl和第一下部锥形部分CTL1，而第二外延图案440b可以包括朝沟道区横向地成锥形的第二上部锥形部分CTU2和第二下部锥形部分CTL2。随后，可以形成图13的层间介电层145和接触插塞147a和147b。参考图4A至4D所描述的技术可以适用于本实施例。图13是图示了根据本发明构思的示例性实施例的半导体装置的截面图。可以根据图IlA至IlE的方法来制备图13的半导体装置。参考图13，第一外延图案440a和第二外延图案440b可以分别填充在半导体衬底100中形成的第一凹陷区435a和第二凹陷区435b。第一凹陷区435a和第二凹陷区435b可以彼此横向地被间隔开。栅极图案Iio可以被布置在第一外延图案440a和第二外延图案440b之间的沟道区上。第一外延图案440a可以包括朝沟道区成锥形的第一上部锥形部分CTUl和第一下部锥形部分CTL1，而第二外延图案440b可以包括朝沟道区成锥形的第二上部锥形部分CTU2和第二下部锥形部分CTL2。第一上部锥形部分CTUl和第一下部锥形部分CTLl可以关于沟道区分别与第二上部锥形部分CTU2和第二下部锥形部分CTL2基本上对称。图14A至14E是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。参考图14A，具有开口 510的掩模图案505可以被形成在半导体衬底100上。可以通过开口 510注入非晶化元素离子520以在半导体衬底100中形成非晶区525。非晶化元素离子520的非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。非晶化元素离子520的注入能量、剂量、注入方向以及处理温度可以分别与参考图IC和2所描述的非晶化元素离子120的注入能量、剂量、注入方向以及处理温度基本上相同。参考图14B，可以移除掩模图案505，并且可以对半导体衬底100执行参考图1D、2以及3A所描述的退火处理。因此，可以形成相变区527。·参考图14C，可以移除相变区527以形成凹形区530。可以通过参考图IE和2所描述的湿式蚀刻处理来移除相变区527。参考图14D，栅极介电层可以被共形地形成在具有凹形区530的半导体衬底100上，并且栅极导电层可以被形成在栅极介电层上以填充凹形区530。硬掩模层可以被形成在栅极导电层上。硬掩模层、栅极导电层以及栅极介电层可以被相继地图案化以形成依次堆叠的栅极介电图案535、栅电极540以及硬掩模图案545。栅电极540可以填充凹形区530。参考图14E，源极/漏极区555可以分别被形成在栅电极540的两侧处的半导体衬底100中。栅极间隔体550可以分别被形成在栅电极540的两个侧壁上。根据本实施例，可以使用图2的流程图中所描述的形成凹形区的方法来形成晶体管的凹陷沟道区。图15A至I 是图示了根据本发明构思的示例性实施例的制造半导体装置的方法的截面图。参考图15A，具有开口 610的掩模图案605可以被形成在半导体衬底100上。掩模图案605可以包括氧化物和/或氮化物。可以通过开口 610注入非晶化元素离子620，以在半导体衬底100中形成限定有源部分ACT的非晶区625。非晶化元素离子620的非晶化元素可以包括用作参考图IC和2所描述的非晶化元素离子120的非晶化元素中的至少一个。非晶化元素离子620的剂量、注入方向以及处理温度可以分别与参考图IC和2所描述的非晶化元素离子120的剂量、注入方向以及处理温度相同。在一些实施例中，非晶化元素离子620的注入能量可以在约IOKeV至约IMeV的范围内。然而，本发明构思不限于此。参考图15B，可以对包括非晶区625的半导体衬底100执行参考图1D、2以及3A所描述的退火处理，从而形成了相变区627。参考图15C，可以移除相变区627以形成凹形区630。可以通过参考图IE和2所描述的湿式蚀刻处理来移除相变区627。参考图15D，装置隔离层可以被形成在半导体衬底100上以填充凹形区630。装置隔离层可以被平面化，直到掩模图案605被暴露为止，使得可以形成填充凹形区630的装置隔离层635。装置隔离图案635可以限定有源部分ACT。在形成了装置隔离图案635之后，可以移除掩模图案605。随后，可以形成依次地堆叠在有源部分ACT上的栅极介电图案638、栅电极640以及硬掩模图案645。源极/漏极区655可以分别被形成在栅电极640的两侧处的有源部分ACT中。栅极间隔体650可以分别被形成在栅电极640的两个侧壁上。根据本实施例，可以使用图2的流程图中所描述的形成凹形区的方法来形成限定有源部分ACT的装置隔离图案635。根据本发明构思的上述实施例的半导体装置可以被实现为逻辑装置和/或存储器装置。如果根据上述实施例的半导体装置被实现为存储器装置，则半导体装置的晶体管可以被形成在存储器装置的外围电路区中。可以使用各种包装技术来封装根据本发明构思的上述实施例的半导体装置。例 如，可以使用以下技术中的任何一种来封装根据前述实施例的半导体装置封装体叠层(POP)技术、球形网格阵列(BGA)技术、芯片规格封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插封装(PDIP)技术、晶圆组件管芯技术、晶圆形式的管芯技术、板上芯片(COB)技术、陶瓷双列直插封装(CERDIP)技术、塑料度量四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形集成电路(SOIC)封装技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄型四方扁平封装(TQFP)技术、系统封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制备封装(WFP)技术以及晶圆级处理堆叠封装(WSP)技术。其中布置了根据上述实施例中的一个的半导体装置的封装可以进一步包括根据上述实施例中的一个控制半导体装置的半导体装置(例如，控制器和/或逻辑装置)。图16是图示了根据本发明构思的示例性实施例的可以包括半导体装置的电子系统的框图。参考图16，根据本发明构思的示例性实施例的电子系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器装置1130以及接口单元1140中的至少两个可以通过数据总线1150彼此进行通信。数据总线1150可以对应于发射电子信号的路径。控制器1110可以包括微处理器、数字信号处理器、微控制器或另一逻辑装置中的至少一个。其它逻辑装置可以具有与微处理器、数字信号处理器、微控制器中的任何一个相类似的功能。当根据上述实施例的半导体装置被实现为逻辑装置时，控制器1110可以包括根据上述实施例的半导体装置中的至少一个。I/o单元1120可以包括小键盘、键盘和/或显示单元。存储器装置1130可以存储数据和/或命令。当根据上述实施例的半导体装置被实现为存储器装置时，存储器装置1130可以包括根据上述实施例的半导体装置中的至少一个。此外，存储器装置1130可以进一步包括与根据上述实施例的半导体装置不同的另一类型的半导体存储器装置。例如，存储器装置1130可以进一步包括非易失性存储器装置(例如，磁存储器装置、相变存储器装置等)、动态随机存取存储器(DRAM)装置和/或静态随机存取存储器(SRAM)装置。接口单元1140可以将电子数据发射到通信网络，或者可以从通信网络接收电子数据。接口单元1140可以无线地或通过有线来操作。例如，接口单元1140可以包括用于无线通信的天线和/或收发信机或用于有线通信的物理端口。尽管在图中未示出，但是电子系统1100可以进一步包括快速DRAM装置和/或快速SRAM装置，其充当用于改进控制器1110的操作的高速缓存存储器。电子系统1100可以适用于个人数字助理(PDA)、便携式计算机、web平板、无线电话、移动电话、数字音乐播放器、存储器卡或其它电子产品。其它电子产品可以无线地或经由有线接收或发射信息数据。图17是图示了根据本发明构思的示例性实施例的可以包括半导体装置的存储器卡的框图。参考图17，根据本发明构思的示例性实施例的存储器卡1200可以包括存储器装置1210。当根据上文描述的实施例的半导体装置被实现为存储器装置时，存储器装置1210可以包括根据上文描述的实施例的半导体装置中的至少一个。在其它实施例中，存储器装置1210可以进一步包括与根据上文描述的实施例的半导体装置不同的其它类型的半导体存储器装置。例如，存储器装置1210可以进一步包括非易失性存储器装置(例如，磁存储器装置、相变存储器装置等)、DRAM装置和/或SRAM装置。存储卡1200可以包括控制主机 与存储器装置1210之间的数据通信的存储器控制器1220。存储器控制器1220可以包括控制存储器卡1200的总体操作的中央处理单元(CPU) 1222。此外，存储器控制器1220可以包括被用作CPU1222的操作存储器的SRAM装置1221。此外，存储器控制器1220可以进一步包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以被配置成包括存储器卡1200与主机之间的数据通信协议。存储器接口单元1225可以将存储器控制器1220连接到存储器装置1210。存储器控制器1220可以进一步包括错误检查与纠正(ECC)块1224。ECC块1224可以检测并且纠正从存储器装置1210中读出的数据中的错误。即使在图中未示出，存储卡1200也可以进一步包括存储代码数据的只读存储器(ROM)装置以与主机对接。存储器卡1200可以被用作便携式数据存储卡。替代地，存储卡1200可以被实现为可以被用作计算机系统的硬盘的固态磁盘(SSD)。根据本发明构思的一些实施例，可以注入非晶化元素离子以形成非晶区，并且可以对该非晶区进行退火以形成相变区。因此，可以提高相变区的蚀刻速率。结果，可以容易地移除相变区以形成凹形区。根据本发明构思的其它实施例，可以通过湿式蚀刻处理来移除在半导体衬底中形成的相变区。因此，可以改进相变区与半导体衬底之间的蚀刻选择性，以实现具有改进的可靠性的半导体装置。虽然已经参考本发明的示例性实施例特别地示出并且描述了本发明构思，但是本领域的普通技术人员将理解的是，在不背离如由以下权利要求所限定的本发明构思的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。
权利要求
1.一种制造半导体装置的晶体管的方法，包括 在半导体衬底上形成栅极图案； 在所述栅极图案的侧壁上形成间隔体； 对所述半导体衬底进行湿式蚀刻，以在所述半导体衬底中形成第一凹陷，其中，所述第一凹陷与所述间隔体相邻；以及 对所述第一凹陷进行湿式蚀刻，以在所述半导体衬底中形成第二凹陷。
2.根据权利要求I所述的方法，其中，所述第一凹陷具有弯曲的侧壁，而所述第二凹陷具有锥形的侧壁。
3.根据权利要求2所述的方法，其中，至少一个锥形的侧壁具有{111}晶面。
4.根据权利要求I所述的方法，其中，所述间隔体中与所述半导体衬底的表面相邻的部分从所述栅极图案的所述侧壁突出出去。
5.根据权利要求4所述的方法，其中，具有突出部分的所述间隔体具有悬臂式形状。
6.根据权利要求4所述的方法，进一步包括 执行外延生长处理，以形成填充所述第二凹陷的外延图案。
7.根据权利要求6所述的方法，其中，所述外延图案的表面被布置在所述半导体衬底的所述表面之上。
8.根据权利要求6所述的方法，其中，所述外延图案的掺杂部分是晶体管的源极或漏极。
9.根据权利要求8所述的方法，其中，所述晶体管的沟道区被形成在相邻的外延图案之间。
10.根据权利要求I所述的方法，其中，所述栅极图案包括晶体管的栅电极。
11.一种制造半导体装置的方法，包括 将非晶化元素离子注入到半导体衬底中，以在所述半导体衬底中形成非晶区； 对所述非晶区进行退火，以在所述半导体衬底中形成相变区； 对所述相变区进行湿式蚀刻，以在所述半导体衬底中形成第一凹陷；以及 对所述第一凹陷进行湿式蚀刻，以在所述半导体衬底中形成第二凹陷。
12.根据权利要求11所述的方法，其中，所述第一凹陷具有弯曲的侧壁，而所述第二凹陷具有锥形的侧壁。
13.根据权利要求11所述的方法，其中，退火温度小于500摄氏度。
14.根据权利要求13所述的方法，其中，所述退火温度是约350摄氏度至约450摄氏度。
15.一种制造半导体装置的方法，包括 对半导体衬底进行湿式蚀刻，以在所述半导体衬底中形成第一凹陷，其中，所述第一凹陷具有弯曲的侧壁；以及 对所述第一凹陷进行湿式蚀刻，以在所述半导体衬底中形成第二凹陷，其中，所述第二凹陷具有锥形的侧壁。
16.根据权利要求15所述的方法，其中，所述第一凹陷具有凹形的形状。
17.根据权利要求15所述的方法，其中，所述第二凹陷的所述锥形的侧壁通过基本上直线来连接。
18.根据权利要求15所述的方法，其中，在对所述半导体衬底进行湿式蚀刻以形成所述第一凹陷的步骤之前，所述方法包括 将非晶化元素离子注入到所述半导体衬底中，以在所述半导体衬底中形成非晶区；以及 对所述非晶区进行退火，以在所述半导体衬底中形成相变区， 其中，通过对所述相变区进行湿式蚀刻来形成所述第一凹陷。
19.根据权利要求18所述的方法，其中，所述退火是在500摄氏度以下的温度执行的。
20.根据权利要求19所述的方法，其中，所述温度是约350摄氏度至约450摄氏度。
全文摘要
公开了一种半导体装置和制造该半导体装置的方法。一种制造半导体装置的晶体管的方法，该方法包括在半导体衬底上形成栅极图案；在栅极图案的侧壁上形成间隔体；对半导体衬底进行湿式蚀刻以在该半导体衬底中形成第一凹陷，其中，第一凹陷与间隔体相邻；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷。
文档编号H01L21/336GK102956503SQ201210282278
公开日2013年3月6日 申请日期2012年8月9日 优先权日2011年8月19日
发明者金锡勋, 金相秀, 高铤槿, 李炳赞, 李善佶, 赵真英 申请人:三星电子株式会社