专利名称：半导体器件及其制造方法
技术领域：
本发明涉及对电源装置中可能产生的直通短路(shoot-through)具有抗性(耐性)的半导体器件及其制造方法。
背景技术：
通常，采用各种方案来实现满足各种用户需求的电子装置，并且这些电子装置可包括用于提供工作电力的电源装置以实现各种装置的功能。由于电力转换效率、小型化等方面的优点，电源装置通常可采用开关模式电源类型。图1是通常的电源装置的示意性电路图。参考图1，通常的电源装置10可包括交替地开关输入电力的第一开关HS和第二开关LS、以及控制第一开关的开关和第二开关的开关的集成电路(1C)。该通常的电源装置在随其采用同步降压转换器(synchronous buck converter)的情况下可能具有直通短路问题。在这里，可以通过在第一开关HS和第二开关LS的交替开关周期之间强制分配死时间(dead time),解决该直通短路问题。然而，在第一开关HS和第二开关LS的接触点处发生电压突变(dV/dt)的情况下，可能难以解决该直通短路问题。换言之，在第一开关HS和第二开关LS的接触点发生电压突变(dV/dt)时，大位移电流(i)通过第二开关LS的栅漏电容部件(Cgd)流至第二开关LS的栅极端子。在这里，位移电流(i)的一部分(il)流至串联连接栅极电阻部件(Rg)、栅极电感部件(Lg)和外部电阻器(Rext)的电路，然后流出至接地，而位移电流(i)的其他部分(i2)通过第二开关(LS)的栅源电容部件(Cg)流出至接地。位移电流的一部分(il)的剩余分量导致对于栅极电阻部件(Rg)和外部电阻器(Rext)的电位降。在这里，当该电位降大于第二开关LS的阈值电压时，第二开关被接通，因此，发生第二开关LS与先前已接通的第一开关HS —起被同时接通的直通短路现象。因此，需要增加开关的栅源电容部件，其导致开关体积的增加。然而，可能难以在具有有限面积的半导体基底上制造期望数量的开关。
发明内容
本发明的一个方面提供了一种半导体器件及其制造方法，该半导体器件能够通过在连接至源极的电极和栅极的突起区域的侧面之间形成电容、并增大栅源电容来消除直通短路现象。根据本发明的一个方面，提供了一种半导体器件，包括:半导体本体，具有预定的体积；源极，形成在半导体本体的上表面上；栅极，形成在半导体本体的沟槽中，并具有从半导体本体的上表面向上突起的突起区域，该沟槽其具有预定的深度并且该突起区域具有根据要设置的电容的水平而改变的突起高度；以及电极，电连接至源极，以与栅极的突起区域的侧面一起形成电容。该半导体器件还可包括形成在半导体本体下表面上的漏极。该半导体器件还可包括形成在栅极的突起区域和电极之间的电介质层。源极、漏极和栅极可构成金属氧化物半导体场效应晶体管(MOSFET)。栅极的突起区域的突起高度可比其宽度大至少0.5倍。根据本发明的另一方面，提供了一种半导体器件的制造方法，该方法包括:制备具有预定的体积的半导体本体、在半导体本体上表面上形成的源极、在半导体本体的具有预定的深度的沟槽中形成并且具有从半导体本体的上表面向上突起的突起区域的栅极、以及覆盖栅极的突起区域的电极；磨削并去除用电极的被设置为覆盖栅极的突起区域的上表面的部分；并在栅极的突起区域的上表面上沉积氧化膜。电极的制备可包括，通过改变栅极的突起区域的突起高度和电极的面向突起区域的侧面的长度，来设置期望的电容水平。电极的制备可包括在半导体本体的下表面上形成漏极。电极的制备可包括将电极电连接至源极。栅极的制备可包括在栅极的突起区域和电极之间形成电介质层。源极、漏极和栅极可构成金属氧化物半导体场效应晶体管(MOSFET)。栅极的突起区域的突起高度可比其宽度大至少0.5倍。
从下面结合附图的详细说明，将更清楚地理解本发明的以上和其他方面、特征以及其他优点，其中:图1是通常的电源装置的示意性电路图；图2是图1的电源装置的开关波形图；图3是由于电压突变所导致的图1的电源装置的开关波形图；图4是包括由于图3的电压突变而在图1的电源装置中采用的开关半导体器件的寄生电容的等效电路图；图5是根据本发明实施方式的半导体器件示意图；图6示出了根据本发明实施方式的半导体器件的制造方法；图7示出了在制造半导体器件时可能发生的问题；以及图8是根据本发明实施方式的半导体器件的局部放大图。
具体实施例方式下文中，将参考附图详细地描述实施方式，以使得它们能由本发明涉及的本领域中的技术人员容易地实施。
然而，为了不至于不必要地混淆本发明的主题，将省略涉及熟知的功能或构造的详细说明。此外，全部附图中相似的参考标号将用以描述具有相同或相似功能的元件。应理解，在整个该说明书中，当元件被称为“连接至”另一元件时，它可以是直接连接至其他元件，或者可以是中间介有一个或多个元件而间接连接至其他元件。此外，除非有相反的明确描述，用词“包括”以及诸如“包含”或“含有”等变形，将被理解为意指包括所述元件，但不排除其他任何元件。下文中，将参考附图详细描述本发明的实施方式。图5示意地示出了根据本发明实施方式的半导体器件的构造。参考图5，根据本发明实施方式的半导体器件100可包括半导体本体110、源极120、栅极130、电极140、电介质层150以及漏极160。半导体本体110可具有预定的体积，并形成半导体器件100的本体。半导体本体110具有形成在其一部分中的沟槽，该沟槽具有预定的深度。在半导体器件100是N型金属氧化物半导体场效应晶体管(MOSFET)的情况下，半导体本体110可由P型杂质形成。源极120可以形成在半导体本体110的上表面上，以被设置在半导体本体110中形成的沟槽周围的上表面上。在半导体器件100是N型MOSFET的情况下，源极120可由N型杂质形成。栅极130可形成于半导体本体110的沟槽中，栅极130的至少一部分可以是半导体本体Iio的上表面上从沟槽内部突起的突起区域。突起区域131的高度可以根据要设置的期望电容水平而改变。通常，栅极130可由诸如多晶硅等的导体材料形成。电极140可设置为面向栅极130的突起区域131的侧面，并可电连接至源极120，以与栅极130的突起区域131的侧面一起形成电容。电极可由诸如多晶硅等的导体材料组成。为了在电极140与栅极130的突起区域131的侧面之间形成电容，可以在电极140与栅极130的突起区域131之间形成电介质层150。图5示出了电极140和源极120在半导体器件内彼此电连接。然而，对其并没有限制，电极140和源极120可以通过诸如表面接触等各种方法在半导体器件的外部或内部彼此电连接。漏极160可形成在半导体本体110的下表面上。在半导体器件100是N型MOSFET的情况下，漏极160可由N型杂质形成。具有源极120、栅极130和漏极160的半导体器件100可以是金属氧化物半导体场效应晶体管(MOSFET)。同样，用于半导体本体110、源极120和漏极160的杂质，已在半导体器件100是N型MOSFET的情况下描述过了。然而，在半导体器件100是P型MOSFET的情况下，用于半导体本体110、源极120和漏极160的杂质可以与在半导体器件100是N型MOSFET的情况下相反。图6示意地示出了根据本发明实施方式的半导体器件的制造方法。参考图5和图6，可制备具有预定的体积的半导体本体110 ;形成在半导体本体110的上表面上的源极120 ;形成在半导体本体110的具有预定的深度的沟槽中并且具有从半导体本体Iio的上表面向上突起的突起区域131的栅极130 ;以及覆盖栅极130的突起区域131的电极140 (SI)。
接着，可通过磨削去除电极140的被设置为覆盖栅极130的突起区域131的上表面的部分(S2)。最后，氧化膜可以是沉积氧化物(S3)。氧化膜可形成在栅极130的突起区域131的上表面和电极140上。图7示出了在制造半导体器件时可能发生的问题。参考图6和图7，可制备具有预定的体积的半导体本体110 ;形成在半导体本体110的上表面上的源极120 ;形成在半导体本体110的具有预定的深度的沟槽中并且具有从半导体本体Iio的上表面向上突起的突起区域131的栅极130 ;以及覆盖栅极130的突起区域131的电极140 (SI)。在这里，因为栅极130的突起区域131的上表面和覆盖突起区域131的上表面的电极140的表面是粗糙的，所以难以精确地控制电极140和栅极130之间的电容。因此，通过磨削和去除电极140的覆盖栅极130的突起区域131的上表面的部分，并调节突起区域131的高度，可控制电极140和栅极130之间的电容。图8是根据本发明实施方式的半导体器件的局部放大图。参考图8，栅极130的突起区域131可具有高度(H)和宽度(L)。在这里，突起区域131的高度(H)可表示从突起区域131的上表面到突起区域131的侧面的面向电极140的部分的长度。如上所述，可调节突起区域131的高度(H)，以控制电极140和栅极130之间的电容，并且在这里，可用图6的第一操作(SI)来调节突起区域131的高度(H)。突起区域131的侧面与面向的电极形成电容，并基于面向的电极140的长度和面积、电极与突起区域131的侧面之间的距离等来控制电容。例如，在电极140和突起区域131侧面之间的距离缩短时，或突起区域131的高度或电极140的长度增加时，电容可增大。因此，能够提高栅源电容而不增加半导体器件100的宽度。如图6中所示，多个半导体器件可配置在半导体基底上。当增加半导体器件的宽度以提高栅源电容时，因为半导体基底具有的面积有限，所以半导体器件之间的距离变得狭窄。因此，由于在半导体器件的制造过程中应当维持至少预定的半导体器件之间的距离，所以难以制造期望数量的半导体器件或获得优质的半导体器件。与此同时，突起区域131的高度可设置成比其宽度大至少0.5倍，因此，与通过维持至少预定的半导体器件之间的距离并增加半导体器件的宽度而提高的栅源电容的量相t匕，能够进一步提高栅源电容而不增加半导体器件的宽度。如上所述，根据本发明的实施方式，通过在电极与栅极的突起区域的侧面之间形成电容，然后改变突起区域的高度，以提高栅源电容而不增加半导体器件的宽度，可以消除直通短路现象而不增加半导体器件中的宽度。在这里，因为无论栅源电容如何增长，半导体器件的宽度不增加，所以能够在具有有限面积的半导体基底上获得期望数量的半导体器件。此外，如上所述，提供MOSFET作为半导体器件100的实例，但是具有突起区域的栅极130和与突起区域的侧面一起形成电容的电极140，也可应用于绝缘栅双极晶体管(IGBT)。
如上所述，根据本发明的实施方式，通过在连接至源极的电极与栅极的突起区域的侧面之间形成电容并改变突起区域的高度以提高栅源电容而不增加半导体器件的宽度，这样，即使不增加半导体器件的宽度，也可以消除直通短路现象。尽管已关于实施方式示出和描述了本发明，但对于本领域技术人员显而易见的是，在没有背离由所附权利要求限定的本发明精神和范围的情况下，能够进行修改和变形。
权利要求
1.一种半导体器件，包括: 半导体本体，具有预定的体积； 源极，形成在所述半导体本体的上表面上； 栅极，形成在所述半导体本体的沟槽中，并具有从所述半导体本体的上表面向上突起的突起区域，所述沟槽具有预定的深度，并且所述突起区域具有根据要设置的电容水平而改变的突起高度；以及 电极，电连接至所述源极，以与所述栅极的突起区域的侧面一起形成电容。
2.根据权利要求1所述的半导体器件，还包括形成在所述半导体本体的下表面上的漏极。
3.根据权利要求1所述的半导体器件，还包括形成在所述栅极的突起区域与所述电极之间的电介质层。
4.根据权利要求2所述的半导体器件，其中，所述源极、所述漏极和所述栅极构成金属氧化物半导体场效应晶体管(MOSFET)。
5.根据权利要求1所述的半导体器件，其中，所述栅极的所述突起区域的突起高度比其宽度大至少0.5倍。
6.一种半导体器件的制造方法，所述方法包括: 制备具有预定的体积的半导体本体、形成在所述半导体本体的上表面上的源极、形成在所述半导体本体的具有预定的深度的沟槽中并且具有从所述半导体本体的上表面向上突起的突起区域的栅极、以及覆盖所述栅极的突起区域的电极； 磨削并去除所述电极的被设置为覆盖所述栅极的突起区域的上表面的部分；以及 在所述栅极的突起区域的上表面上沉积氧化膜。
7.根据权利要求6所述的方法，其中，所述电极的制备包括通过改变所述栅极的突起区域的突起高度和所述电极的面向所述突起区域的侧面的长度，来设置期望的电容水平。
8.根据权利要求6所述的方法，其中，所述电极的制备包括在所述半导体本体的下表面上形成漏极。
9.根据权利要求6所述的方法，其中，所述电极的制备包括将所述电极电连接至所述源极。
10.根据权利要求6所述的方法，其中，所述电极的制备包括在所述栅极的突起区域与所述电极之间形成电介质层。
11.根据权利要求8所述的方法，其中，所述源极、所述漏极和所述栅极构成金属氧化物半导体场效应晶体管(MOSFET)。
12.根据权利要求7所述的方法，其中，所述栅极的突起区域的突起高度比其宽度大至少0.5倍。
全文摘要
本发明提供了半导体器件及其制造方法，能够通过在电极与栅极的突起区域的侧面之间形成电容并增加栅源的电容来消除短路现象。该半导体器件可包括半导体本体，具有预定的体积；源极，形成在半导体本体的上表面上；栅极，形成在半导体本体的沟槽中，并具有从半导体本体的上表面向上突起的突起区域，该沟槽其具有预定的深度并且该突起区域具有根据要设置的电容的水平而改变的突起高度；以及电极，电连接至源极，以与栅极的突起区域的侧面一起形成电容。
文档编号H01L21/336GK103178113SQ201210295888
公开日2013年6月26日 申请日期2012年8月17日 优先权日2011年12月26日
发明者朴在勋, 徐东秀 申请人:三星电机株式会社