电子元件制造方法
【专利摘要】本发明公开一种电子元件制造方法。提供一集成电路芯片，其中集成电路芯片具有一有源面、相对于有源面的一背面及连接有源面及背面的一侧面。接着，形成一屏蔽层，其中屏蔽层全面且直接地覆盖背面及侧面。将屏蔽层直接形成在集成电路芯片的表面有利于电子装置的薄型化及轻量化。
【专利说明】电子元件制造方法
【技术领域】
[0001]本发明涉及一种电子元件制造方法，且特别是涉及一种具有屏蔽层的电子元件制造方法。
【背景技术】
[0002]目前一般电子元件的组装方式通常是将电子元件焊接至电路板上。若遇到电磁干扰(Electro-Magnetic Interference,EMI)的话，通常会加上法拉第笼(Faraday cage),以得到最好的电性品质。法拉第笼的原理是通过一个导电的遮断物(例如金属盖)将电的干扰没有伤害性地反射或传送到接地。然而，包围在电子元件外围的法拉第笼也同时增加了配置电子元件所需的空间及重量，但这不利于电子产品的薄型化及轻量化。
【发明内容】
[0003]本发明的目的在于提供一种电子元件制造方法，用以制造出具有电磁屏蔽功能的电子元件。
[0004]为达上述目的，本发明提出一种电子元件制造方法。提供一集成电路芯片，其中集成电路芯片具有一有源面、相对于有源面的一背面及连接有源面及背面的一侧面。接着，形成一屏蔽层，其中屏蔽层全面且直接地覆盖背面及侧面。
[0005]基于上述，相比较于现有的法拉第笼占用较大的空间及具有较大的重量，本发明将屏蔽层直接形成在集成电路芯片的表面，故有利于电子装置的薄型化及轻量化。
[0006]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
【专利附图】
【附图说明】
[0007]图1A至图1C为本发明一实施例的电子元件制造方法的剖视流程图；
[0008]图2为图1C的电子元件安装至电路板的剖面图；
[0009]图3A为本发明另一实施例的电子元件安装至电路板的剖面图；
[0010]图3B为本发明另一实施例的电子元件安装至电路板的剖面图；
[0011]图4A为本发明另一实施例的电子元件安装至电路板的剖面图；
[0012]图4B为图4A的X部位的放大图；
[0013]图5A为本发明另一实施例的电子元件安装至电路板的剖面图；
[0014]图5B为图5A的电子元件的局部仰视立体图。
[0015]主要元件符号说明
[0016]100a、100b、100c、IOOcU IOOe:电子元件
[0017]110:集成电路芯片
[0018]IlOa:有源面
[0019]IlOb:背面[0020]110c:侧面
[0021]112:接垫
[0022]114:延伸线
[0023]116:内导孔
[0024]118:内连线
[0025]119a:基底
[0026]119b:多重内连线结构
[0027]120:屏蔽层
[0028]130:导电凸块
[0029]200:电路板
【具体实施方式】
[0030]图1A至图1C为依照本发明一实施例的电子元件制造方法的剖视流程图。请参考图1A，首先，提供一集成电路芯片110，其中集成电路芯片具有一有源面110a、相对于该有源面IlOa的一背面IlOb及连接该有源面IlOa及该背面IlOb的一侧面110c。
[0031]在本实施例中，集成电路芯片110可为一半导体集成电路芯片，即在半导体材质的晶片上制作集成电路后切割而成的裸芯片。前述的半导体材质例如为硅。就电性功能而言，集成电路芯片110是需要电磁屏蔽的芯片，例如中央处理单元(CPU)芯片、绘图处理单元(GPU)芯片及微处理器(microprocessor)芯片等。
[0032]请参考图1B，接着，形成一屏蔽层120，其中屏蔽层120全面且直接地覆盖背面IlOb及侧面110c，用以提供电磁屏蔽。在本实施例中，屏蔽层120可由物理气相沉积(PVD)所形成。具体而言，屏蔽层120可由派镀(sputtering)或蒸镀(evaporating)所形成。此夕卜，屏蔽层120的材质可包括金属，例如铜、不锈钢、铝或金等。
[0033]值得注意的是，相比较于现有的法拉第笼占用较大的空间及具有较大的重量，屏蔽层120是直接全面地形成在集成电路芯片110的背面I IOb及侧面110c，因而有利于电子装置的薄型化及轻量化。
[0034]请参考图1C，接着，形成多个导电凸块130。集成电路芯片110具有多个接垫112在有源面IlOa上，而这些导电凸块130分别连接在这些接垫112上。
[0035]图2为图1C的电子元件安装至电路板的剖面图。请参考图2，图1C的电子元件可通过这些导电凸块130来连接电路板200，例如主机板或模块板。
[0036]图3A为本发明另一实施例的电子元件安装至电路板的剖面图。请参考图3A，相比较于图2的电子元件100a，本实施例的电子元件IOOb的集成电路芯片110还具有一延伸线114，其从接垫112延伸至侧面IlOc并连接屏蔽层120。因此，所形成的屏蔽层120可利用延伸线114连接至集成电路芯片110的接地端。
[0037]图3B为本发明另一实施例的电子元件安装至电路板的剖面图。请参考图3B，相比较于图2的电子元件100，本实施例的电子元件IOOc的集成电路芯片110还具有一内导孔116,即所谓的娃穿孔(Through Silicon Via, TSV),且内导孔116延伸至背面IlOb并连接屏蔽层120。因此，所形成的屏蔽层120可利用内导孔116连接至集成电路芯片110的接地端。[0038]图4A为本发明另一实施例的电子元件安装至电路板的剖面图，而图4B为图4A的X部位的放大图。请参考图4A及图4B，相比较于图2的电子元件100，本实施例的电子元件IOOd的集成电路芯片110具有一或多个内连线118，且这些内连线118延伸至侧面IlOc并连接屏蔽层120。因此，所形成的屏蔽层120可利用这些内连线118连接至集成电路芯片110的接地端。具体而言，集成电路芯片110包括一基底119a及一位在基底119a上的多重内连线结构11%，而这些内连线118是多重内连线结构119b的一部分。
[0039]图5A为本发明另一实施例的电子元件安装至电路板的剖面图，而图5B为图5A的电子元件的局部仰视立体图。请参考图5A及图5B，相比较于图2的电子元件100，本实施例的电子元件IOOe的屏蔽层120还覆盖集成电路芯片110的有源面110a，但不覆盖而暴露出这些接垫112。因此，所形成的屏蔽层120可提供更完整的电磁屏蔽。
[0040]综上所述，相比较于现有的法拉第笼占用较大的空间及具有较大的重量，本发明将屏蔽层直接形成在集成电路芯片的表面，故有利于电子装置的薄型化及轻量化。
[0041]虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属【技术领域】中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
【权利要求】
1.一种电子元件制造方法,包括: 提供一集成电路芯片，其中该集成电路芯片具有有源面、相对于该有源面的背面及连接该有源面及该背面的侧面；以及 形成一屏蔽层，其中该屏蔽层全面且直接地覆盖该背面及该侧面。
2.如权利要求1所述的电子元件制造方法，其中该集成电路芯片为一半导体集成电路-H-* I I心/T ?
3.如权利要求1所述的电子元件制造方法，其中该集成电路芯片为一裸芯片。
4.如权利要求1所述的电子元件制造方法，其中在形成该屏蔽层的步骤中，以物理气相沉积形成该屏蔽层。
5.如权利要求1所述的电子元件制造方法，其中在形成该屏蔽层的步骤中，以溅镀或蒸镀形成该屏蔽层。
6.如权利要求1所述的电子元件制造方法，其中该屏蔽层的材质包括金属。
7.如权利要求1所述 的电子元件制造方法，其中该屏蔽层的材质包括铜、不锈钢、铝或金。
8.如权利要求1所述的电子元件制造方法，其中该集成电路芯片具有多个接垫在该有源面上。
9.如权利要求8所述的电子元件制造方法，还包括: 形成多个导电凸块，分别连接在这些接垫上。
10.如权利要求8所述的电子元件制造方法，其中在形成该屏蔽层的步骤中，该屏蔽层还覆盖该有源面，且该屏蔽层不覆盖这些接垫。
11.如权利要求8所述的电子元件制造方法，其中在形成该屏蔽层的步骤中，该集成电路芯片具有一延伸线，且该延伸线从该接垫延伸至该侧面并连接该屏蔽层。
【文档编号】H01L21/768GK103681460SQ201210325572
【公开日】2014年3月26日 申请日期:2012年9月5日 优先权日:2012年9月5日
【发明者】张钦崇, 宋尚霖, 郑伟鸣 申请人:欣兴电子股份有限公司