专利名称：鳍式双极结型晶体管及制造方法
鳍式双极结型晶体管及制造方法技术领域
本发明总体上属于半导体器件领域。更具体地，本发明涉及双极结型晶体管的制造。
技术背景
双极结型晶体管(BJT)常被用于放大和开关应用中。因此，期望将BJT的制造结合到互补型金属氧化物半导体(CMOS)工艺中。采用BiCMOS (双极CMOS)工艺制造的常规 BJT包括具有NPN或PNP掺杂结构的相邻掺杂半导体区。该相邻掺杂区包括发射极、基极和集电极。在BiCMOS工艺(本申请中也将其简称为“CMOS工艺”)中，常规BJT的制造与横向金属氧化物半导体场效应晶体管(MOSFET)的制造结合在一起。常规BJT的集电极可在衬底中形成。利用在衬底中形成横向MOSFET的阱(well)的步骤，常规BJT的基极可形成在集电极中。此外，利用在衬底中形成横向MOSFET的源极和漏极的步骤，常规BJT的发射极可形成在基极中。
然而，用CMOS工艺制造的常规BJT性能不佳，且因而不适于高性能应用。常规BJT 性能不佳的一个原因是发射极一定要远小于基极。因此，常规BJT具有高发射极串联电阻和电流传导能力。常规BJT性能不佳的另一原因是其基极-发射极结未被良好定义。因此， 常规BJT具有很高的基极漏电流。
将期望提供一种能具有相比常规BJT改善后的性能的BJT。还将期望该BJT的制造能与CMOS工艺结合。发明内容
提供了一种鳍式(fin-based)双极结型晶体管及制造方法。结合至少一个附图示出和/或描述了本发明的特征、优势和各种实施方式，并在权利要求中进行更完整描述。
本发明提供了一种鳍式双极结型晶体管(BJT)，包括宽集电极，其位于半导体衬底中；鳍式基极，其被置于所述宽集电极上方；鳍式发射极和外延发射极，其被置于所述鳍式基极上方；其中，所述鳍式BJT的窄基极-发射极结通过所述鳍式基极和所述鳍式发射极形成，且其中，所述外延发射极为所述鳍式BJT提供增强的电流传导性。
上述鳍式BJT中，所述外延发射极外延形成在所述鳍式发射极上。
上述鳍式BJT包括位于所述鳍式基极以下的基极阱，其中，所述基极阱位于所述宽集电极中。
上述鳍式BJT包括形成在所述宽集电极上方的介电层。
上述鳍式BJT中，所述鳍式基极被置于所述介电层内和所述宽集电极上方。
上述鳍式BJT中，所述外延发射极形成在所述介电层和所述鳍式基极上方。
上述鳍式BJT中，所述介电层是浅沟槽隔离(STI)层。
上述鳍式BJT中，所述鳍式基极和所述鳍式发射极与所述半导体衬底合并成一体且与所述半导体衬底连续。
上述鳍式BJT中，所述鳍式基极和所述鳍式发射极包括单晶硅。
上述鳍式BJT中，所述外延发射极包括多晶硅。
本发明提供了一种制造鳍式双极结型晶体管(BJT)的方法，所述方法包括在位于半导体衬底中的宽集电极中形成基极阱；刻蚀所述基极阱以形成鳍式基极；在所述鳍式基极上外延生长半导体层；掺杂所述半导体层以形成外延发射极和鳍式发射极。
上述方法还包括在所述鳍式基极上外延生长所述半导体层之前，形成围绕所述鳍式基极的介电层。
上述方法中，所述介电层包括STI层。
上述方法还包括形成围绕所述鳍式基极的介电层；在所述介电层和所述鳍式基极上方形成栅层叠。
上述方法还包括在所述鳍式基极上方形成栅层叠。
上述方法还包括从所述鳍式基极上去除所述栅层叠。
上述方法中，所述鳍式BJT的窄基极-发射极结通过所述鳍式基极和所述鳍式发射极形成。
上述方法中，所述鳍式发射极延伸在所述外延发射极以下。
上述方法中，所述外延发射极包括多晶硅。
上述方法中，所述鳍式基极和所述鳍式发射极包括单晶硅。
图1示出了说明实施本发明的实施方式所采取的步骤的流程图。
图2A示出了对应于图1流程图的初始步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图2B示出了对应于图1流程图的中间步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图2C示出了对应于图1流程图的中间步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图2D示出了对应于图1流程图的中间步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图2E示出了对应于图1流程图的中间步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图2F示出了对应于图1流程图的最终步骤的包括根据本发明实施方式处理的晶片的一部分的截面图。
图3示出了包括根据本发明实施方式的鳍式双极结型晶体管(BJT)的一部分的透视图。
具体实施方式
本发明针对一种鳍式双极结型晶体管及制造方法。以下描述包括关于实施本发明的具体信息。本领域技术人员将认识到，本发明可以不同于本申请中具体讨论的方式来实施。此外，为不使本发明模糊，本发明的一些具体细节不作讨论。
本申请中的附图及其所附详细描述仅针对本发明的示例性实施方式。为保持简洁，本发明的其他实施方式未在本申请中具体描述，且也未由本附图具体示出。
图1示出了说明根据本发明实施方式的方法的流程图。流程图100省略了一些对本领域一般技术人员而言是显而易见的细节和特征。例如，如本领域已知，一个步骤可由一个或多个子步骤组成或者可包括专用设备或材料。流程图100中显示的步骤170至180足以描述本发明的至少一种实施方式；然而，本发明的其他实施方式可能利用不同于流程图 100所示的步骤。需要注意，流程图100所示的处理步骤是在晶片的一部分上进行的，该晶片在步骤170之前，除其他方面外，可包括半导体衬底，诸如娃衬底。该晶片(wafer,晶圆) 在本申请中也可被称为半导体芯片(semiconductor die,半导体裸片)或简称芯片。
此外，图2A至图2F中的结构270至280示出了分别执行流程图100的步骤170 至180的结果。例如，结构270示出了在处理步骤170之后的半导体结构，结构272示出了在执行步骤172之后的结构270，结构274示出了在执行步骤174之后的结构272，以此类推。
现参照图2A，图2A的结构270示出了在图1的流程图100的步骤170完成之后的包括衬底的结构。结构270包括半导体衬底202a、宽集电极202b和基极阱204。
在结构270中，半导体衬底202a包括单晶半导体材料。例如，在本实施方式中，半导体衬底202a是硅衬底且包括单晶硅。如图2A所示，在本实施方式中，半导体衬底202a 是P型衬底。需要注意，在其他实施方式中，半导体衬底202a是N型衬底，或者是无掺杂衬底。P型的宽集电极202b位于半导体衬底202a中。在一些实施方式中，宽集电极202b可包括半导体衬底202a的掺杂区，其可以是与半导体衬底202a相同的导电类型或不同的导电类型。然而，在本实施方式中，宽集电极202b与半导体衬底202a共享其导电性。
参照图1中的步骤170和图2A中的结构270，流程图100的步骤170包括在位于半导体衬底202a中的宽集电极202b内形成基极阱204。例如，可通过向衬底202b中注入离子并进行注入退火以在衬底202b中扩散掺杂剂来形成基极阱204。如图2A所示，基极阱 204在本实施方式中为N型阱，且可具有例如约200至约300纳米的深度。
本实施方式与制造鳍式场效应晶体管(FET)(更具体地，P沟道鳍式FET)的CMOS 工艺兼容。例如，步骤170也可被用于形成鳍式FET结构的N型阱(图2A中未示出)。
参照图1中的步骤172和图2B中的结构272，流程图100的步骤172包括刻蚀基极阱204以形成鳍式基极206。例如，在一种实施方式中，掩模可被置于图2A中的结构270 上方(图2B中未示出)。该掩模例如可以是包括氧化物和氮化物的硬掩模，且在刻蚀基极阱 204时可被用于定义鳍式基极206。随后，该掩模可从鳍式基极206上去除。
如图2B所示，在本实施方式中，刻蚀基极阱204以形成鳍式基极206的同时也刻蚀半导体衬底202a和宽集电极202b。鳍式基极206被置于宽集电极202b上方。基极阱 204位于鳍式基极206以下，其中，基极阱204位于宽集电极202b中。在本实施方式中，基极阱204和鳍式基极206合起来像一个倒“T”，其透过宽集电极202b而延伸进图2B中。作为具体实例，鳍式基极206可以有例如范围可从约10纳米至约100纳米的宽度208a。鳍式基极206也可有例如范围可从约70纳米至约80纳米的高度208b。
在上述制造鳍式FET的CMOS工艺中，步骤172也可被用于形成鳍式FET结构的鳍 (图2B中未示出)。需要理解，鳍式FET结构的鳍将具有高度208b。然而，鳍式FET结构的鳍可具有不同于宽度208a的宽度。图2B中通过结构272示出了流程图100的步骤172的结果。
参照图1中的步骤174和图2C中的结构274，流程图100的步骤174包括形成围绕鳍式基极206的介电层210以及在介电层210和鳍式基极206的上方形成栅层叠(gate stack) 212。
介电层210包括一种或多种介电材料，且例如可通过在图2B的结构272上淀积该一种或多种介电材料来形成。随后，可去除该一种或多种介电材料的一部分，以形成图2C 中所示的介电层210。在本实施方式中，介电层210是浅沟槽隔离(STI)层，其形成在宽集电极202b上方。鳍式基极206被介电层210包围，但却突起在介电层210上方。
在介电层210形成后，栅层叠212可形成在鳍式基极206上方。栅层叠212包括栅介电层212a和栅电极层212b。例如可通过在鳍式基极206上淀积并去除一种或多种栅极介电材料的一部分来形成栅层叠212。随后，可在栅极介电层212a上淀积一种或多种栅电极材料，并可对该一种或多种栅电极材料进行化学机械平坦化(CMP)或其他平坦化工艺， 以形成栅电极层212b。
在上述制造鳍式FET的CMOS工艺中，步骤174也可被用于形成鳍式FET结构的栅层叠(图2C中未示出)。因此，在各种实施方式中，栅层叠212包括任何适合于鳍式FET结构的栅层叠。例如，在一种实施方式中，栅介电层212a包括高K介电层，以及栅电极层212b 包括金属栅电极层。在一种实施方式中，栅介电层212a包括氧化物和/或氮化物层，以及栅电极层212b包括多晶硅，从而栅层叠212是多晶SiON栅层叠。图2C中通过结构274示出了流程图100的步骤174的结果。
参照图1中的步骤176和图2D中的结构276，流程图100的步骤176包括从鳍式基极206上去除栅层叠212。如图2D所示，已从鳍式基极206上去除了栅层叠212，从而鳍式基极206上没有栅层叠212的任何部分。
如上所述，在制造鳍式FET的CMOS工艺中，步骤176也可被用于形成鳍式FET结构的栅层叠。类似地，步骤174可被用于图形化和刻蚀鳍式FET结构的栅层叠，以形成鳍式 FET结构的栅极(图2D中未示出)。因此，在步骤2D之后，可刻蚀栅层叠212，使得鳍式FET 结构的鳍具有在其各端暴露出来的区域，其被指定为源极/漏极形成。同时，栅层叠212可从鳍式基极206上完全去除，因为本实施方式不需要用于从结构276形成的鳍式双极结型晶体管(BJT)的栅层叠212。因此，需要理解，在鳍式基极206上形成栅层叠212以及从鳍式基极206上去除栅层叠212是可选的，但有利地，允许鳍式BJT采用CMOS工艺与鳍式FET 一起被有效制造。图2D中通过结构276示出了流程图100的步骤176的结果。
参照图1中的步骤178和图2E中的结构278，流程图100的步骤178包括在鳍式基极206上外延生长半导体层214。如图2E所示，在本实施方式中，半导体层214在介电层210上。同样，在本实施方式中，半导体层214包括多晶半导体材料。更具体地，半导体层214包括多晶娃。在本实施方式中，半导体层214在介电层210上的所有表面均包围着鳍式基极214。半导体层214可生长为例如约100纳米的厚度。
在上述制造鳍式FET的CMOS工艺中，步骤178也可被用于在鳍式FET结构的鳍上被指定为源极/漏极的区域外延生长半导体层。这样做可允许减少该区域中与鳍式的接触电阻。需要注意，鳍式FET结构的栅极将限制半导体层的生长。图2E中通过结构278示出了流程图100的步骤178的结果。
参照图1中的步骤180和图2F中的结构280，流程图100的步骤180包括掺杂半导体层214和鳍式基极206，以形成外延发射极216和鳍式发射极218。在本实施方式中，如图2F所示，鳍式发射极218延伸在外延发射极216以下。同样，在本实施方式中，将离子注入进半导体层214和鳍式基极206中，使得外延发射极216和鳍式发射极218为P型并具有P+导电性。因此，鳍式发射极218形成在结构278的鳍式基极206中，且各自包括单晶半导体材料(例如单晶硅)，而外延发射极216包括多晶半导体材料(例如多晶硅)。通过掺杂半导体层214和鳍式基极206以形成外延发射极216和鳍式发射极218来形成窄基极-发射极结220。
在上述制造鳍式FET的CMOS工艺中，步骤180也可被用于在鳍式FET结构的被指定为源极/漏极的区域中形成鳍式FET的源极和漏极。因此，鳍式FET的源极和漏极区可具有与外延发射极216和鳍式发射极218相同或类似的导电性。图2F中通过结构280示出了流程图100的步骤180的结果。
随后，可进行附加步骤，包括为鳍式BJT的外延发射极216、基极阱204和集电极 202形成接触(图2F中未示出)。这些接触例如可类似于鳍式FET的源极和漏极、N型阱和 P型衬底的相应接触并以相同工艺步骤来制作。
如上所述，在本发明的实施方式中，鳍式BJT可采用CMOS工艺与鳍式FET—起被有效制造，且在一些实施方式中，鳍式FET的制造不需要除制造鳍式FET所需步骤之外的额外步骤。需要注意，本发明的实施方式不限于上述具体实施方式
。例如，尽管如上所述的步骤170至180各自均有助于形成鳍式FET，但在一些实施方式中，可能包括附加步骤，或者步骤可能专用于形成鳍式BJT。作为一个具体实例，步骤180可不被用于形成鳍式FET的源极和漏极区。作为另一实例，可包括将其他离子注入进外延发射极216和/或鳍式发射极 218而非鳍式FET的任何部分中的附加步骤。
此外，需要注意，本发明的实施方式包括独立于鳍式FET形成的方法。例如，图1 中的步骤170 至180可作为制造鳍式BJT的专用方法，或者可与本文未具体描述的其他部件的制造共享。尽管上述实施方式涉及PNP型鳍式BJT和P沟道鳍式FET的制造，但需要理解，NPN型鳍式BJT和N沟道鳍式FET也可根据本发明的实施方式来制造。
图3示出了包括根据本发明实施方式的鳍式BJT 300的一部分的透视图。鳍式BJT 300可根据以上参照图1的流程图100所述的方法来制造。图3中，鳍式BJT 300的面322 对应于图2F中示出的结构280的截面图。因此，图3中的半导体衬底302a、宽集电极302b、 基极阱304、鳍式基极306、介电层310、外延发射极316、鳍式发射极318和窄基极-发射极结320分别对应于图2F中的半导体衬底202a、宽集电极202b、基极阱204、鳍式基极206、 介电层210、外延发射极216、鳍式发射极218和窄基极-发射极结220。
在鳍式BJT 300中，宽集电极302b位于半导体衬底302a中。鳍式基极306被置于宽集电极302b上方，并使基极阱304位于鳍式基极306以下，其中，基极阱304位于宽集电极302b中。如图3所示，在本实施方式中作为STI层的介电层310形成在宽集电极302b 上方，以及鳍式基极306被置于宽集电极302b上的介电层310中。如图3所示，外延发射极 316形成在介电层310和鳍式基极306上方。鳍式发射极318和外延发射极316被置于鳍式基极306上方，其中，外延发射极316外延形成在鳍式发射极318上。鳍式基极306和鳍式发射极318与从其形成的半导体衬底302a合并成一体且与从其形成的半导体衬底302a 连续。因此，在本实施方式中，鳍式基极306和鳍式发射极318各自包括单晶半导体材料， 且更具体地，包括单晶硅。同样，在本实施方式中，外延发射极316包括多晶半导体材料，且更具体地，包括多晶硅。
鳍式BJT 300具有高切换能力和高电流传导能力。此外，如上所述，鳍式BJT 300 的制造可结合到CMOS工艺中。采用CMOS工艺制造的常规BJT性能不佳，且因此不适于高性能应用。常规BJT性能不佳的一个原因是发射极一定要远小于基极。因此，常规BJT具有高发射极串联电阻和低电流传导能力。然而，鳍式BJT 300包括外延发射极316，该外延发射极316可通过允许增加外延发射极316/鳍式发射极318与基极阱304/鳍式基极306 之间的尺寸比例来减小鳍式BJT 300的发射极串联电阻。此外，外延发射极316为鳍式BJT 300提供了增强的电流传导性。
常规BJT性能不佳的另一原因是其基极-发射极未被良好定义。因此，常规BJT具有很高的基极漏电流。然而，鳍式BJT 300的窄基极-发射极结320通过鳍式基极306和鳍式发射极318形成。因此，良好定义了鳍式BJT 300的窄基极-发射极结320，从而提供了减小的基极漏电流。因此，鳍式BJT 300适用于高性能应用。另外，需要理解，可通过调节步骤180中使用的掺杂工艺来调节鳍式发射极318的深度以及由此的窄基极-发射极结 320的深度。此外，可通过调节步骤172中使用的刻蚀工艺(例如，硬掩模)来调节宽度208a (见图2B)以及由此的窄基极-发射极结320的宽度。因此，可简单地优化鳍式BJT 300的性能。
因此，如以上参照图1、图2A至图2F以及图3所述，本发明的实施方式可提供一种在用CMOS工艺制造的同时具有相比常规BJT改善后的性能的鳍式BJT。
根据本发明的以上描述，显然在不背离本发明范围的前提下，可使用各种技术来实现本发明的概念。此外，尽管已具体参照某些实施方式描述了本发明，但本领域一般技术人员将理解，在不背离本发明的思想和范围的前提下，可进行形式和细节上的更改。因此，所述实施方式在所有方面上均被认为是说明性的而非限定。还应当理解，本发明不限于本文所述具体实施方式
，而是在不背离本发明的范围的前提下，可进行许多调整 、修改和替换。
权利要求
1.一种鳍式双极结型晶体管，包括宽集电极，其位于半导体衬底中；鳍式基极，其被置于所述宽集电极上方；鳍式发射极和外延发射极，其被置于所述鳍式基极上方；其中，所述鳍式双极结型晶体管的窄基极-发射极结通过所述鳍式基极和所述鳍式发射极形成，且其中，所述外延发射极为所述鳍式双极结型晶体管提供增强的电流传导性。
2.根据权利要求1所述的鳍式双极结型晶体管，其中，所述外延发射极外延形成在所述鳍式发射极上。
3.根据权利要求1所述的鳍式双极结型晶体管，包括位于所述鳍式基极以下的基极阱，其中，所述基极阱位于所述宽集电极中。
4.根据权利要求1所述的鳍式双极结型晶体管，包括形成在所述宽集电极上方的介电层。
5.根据权利要求4所述的鳍式双极结型晶体管，其中，所述鳍式基极被置于所述介电层内和所述宽集电极上方。
6.根据权利要求4所述的鳍式双极结型晶体管，其中，所述外延发射极形成在所述介电层和所述鳍式基极上方。
7.根据权利要求4所述的鳍式双极结型晶体管，其中，所述介电层是浅沟槽隔离层。
8.根据权利要求1所述的鳍式双极结型晶体管，其中，所述鳍式基极和所述鳍式发射极与所述半导体衬底合并成一体且与所述半导体衬底连续。
9.根据权利要求1所述的鳍式双极结型晶体管，其中，所述鳍式基极和所述鳍式发射极包括单晶硅。
10.一种制造鳍式双极结型晶体管的方法，所述方法包括在位于半导体衬底中的宽集电极中形成基极阱；刻蚀所述基极阱以形成鳍式基极；在所述鳍式基极上外延生长半导体层；掺杂所述半导体层以形成外延发射极和鳍式发射极。
全文摘要
本发明提供了一种鳍式双极结型晶体管及制造方法。根据一示例性实施方式，鳍式双极结型晶体管(BJT)包括宽集电极，其位于半导体衬底中。鳍式基极被置于宽集电极上方。此外，鳍式发射极和外延发射极被置于鳍式基极上方。鳍式BJT的窄基极-发射极结通过鳍式基极和鳍式发射极形成，以及外延发射极为鳍式BJT提供增强的电流传导性和减小的电阻。外延发射极可外延形成在鳍式发射极上，且可包括多晶硅。此外，鳍式基极和鳍式发射极各自可包括单晶硅。
文档编号H01L29/41GK103022107SQ201210366278
公开日2013年4月3日 申请日期2012年9月27日 优先权日2011年9月27日
发明者夏维, 陈向东 申请人:美国博通公司