一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：步骤S101：提供半导体衬底，半导体衬底上形成有源极、漏极、伪栅极和伪栅极侧壁；步骤S102：进行应力临近技术处理，去除部分伪栅极侧壁；步骤S103：在半导体衬底上形成接触孔刻蚀阻挡层；步骤S104：刻蚀接触孔刻蚀阻挡层以在源极和漏极的上方形成开口；步骤S?105：对半导体衬底进行金属化以在源极和漏极上形成金属硅化物。本发明的半导体器件的制造方法，通过在伪栅极结构上形成接触孔刻蚀阻挡层并在接触孔刻蚀阻挡层上对应源极和漏极的位置形成开口来进行金属化工艺，避免了采用硅化物遮蔽层进行金属化工艺时对空间的不当限制，提高了器件的良率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，随着半导体制造工艺的迅速发展，半导体器件(芯片)的面积越来越小，同时，在一个半导体芯片上的半导体器件的数量也越来越多。在半导体电路中，半导体器件之间的信号传输需要高密度的金属互连线，在进行金属互连时需要进行接触孔的刻蚀。然而，由于在半导体器件中，栅极(比如金属栅极)与源/漏极之间一般存在高度差，这给接触通孔刻蚀工艺带来了极大的挑战。
[0003]在半导体器件的工艺制程中，双大马士革(Dual damascene)工艺是在局域互连时的一种常用技术手段。所谓双大马士革工艺，就是在介质层上刻蚀出接触通孔并进行金属等材料填充的一种常用技术。目前，在半导体器件制造中得到了比较广泛的应用，并且，双大马士革工艺在中段制程的应用有望成为应用在20nm及以下工艺节点的主流技术。这一双大马士革中段制程工艺，将传统的接触孔(CT)与传统的第一层金属(Ml)集成在一起。然而，金属硅化物工艺是双大马士革中段制程工艺的一大挑战，在现有技术中，在前金属硅化物(silicide-first)工艺中，由于采用娃化物遮蔽层(SAB,即salicideblock)来实现金属化工艺，由于空间所限(SAB会占据一定的本可以形成金属硅化物的空间)往往很容易导致管道效应(piping issue),造成器件不良。可见,在半导体器件制造过程中，在应用双大马士革中段制程工艺实现局域互连之前的相关工艺，尤其金属硅化物工艺，成为了制约器件性能的主要因素之一。
[0004]在现有技术中，应用前述工艺的半导体器件的制造方法，一般主要包括如下步骤:
[0005]步骤El:提供一半导体衬底，该半导体衬底包括伪栅极结构以及源极和漏极。一般而言，该伪栅极结构包括多晶硅伪栅极以及伪栅极侧壁。
[0006]步骤E2:在所述半导体衬底上沉积硅化物遮蔽材料薄膜，并通过光刻、刻蚀等工艺形成娃化物遮蔽层(SAB)的图形。
[0007]步骤E3:以所述SAB为掩膜进行金属硅化工艺处理，在半导体衬底的源极和漏极位置形成金属娃化物(NiSi)。
[0008]步骤E4:进行应力临近技术(SPT)。
[0009]步骤E5:沉积接触孔刻蚀阻挡层(CESD0
[0010]步骤E6:沉积层间介电层(ILD)并进行CMP处理。
[0011]步骤E7:形成金属栅极。
[0012]前述步骤El至E7，完成了应用双大马士革中段制程工艺实现局域互连之前的相关工艺，然后，则可以进行双大马士革中段制程工艺，以实现局域互连。
[0013]在这一半导体器件的制造方法中，由于采用硅化物遮蔽层(SAB)来实现金属化工艺，由于空间所限(SAB会占据源极和漏极上方的一定的开口空间)，很容易导致源极和漏极无法充分金属化，进而往往很容易导致管道效应(piping issue)，造成器件不良。因此，需要提出一种新的半导体器件的制造方法，以保证双大马士革中段制程工艺的实现，提高半导体器件的良率。
【发明内容】
[0014]针对现有技术的不足，本发明提供了一种半导体器件的制造方法，该方法包括如下步骤:
[0015]步骤SlOl:提供半导体衬底，所述半导体衬底上形成有源极、漏极、伪栅极和伪栅极侧壁；
[0016]步骤S102:对所述半导体衬底进行应力临近技术处理，去除部分所述伪栅极侧壁；
[0017]步骤S103:在所述半导体衬底上形成接触孔刻蚀阻挡层；
[0018]步骤S104:刻蚀所述接触孔刻蚀阻挡层以在所述源极和漏极的上方形成开口 ；
[0019]步骤S105:对所述半导体衬底进行金属化以在所述源极和漏极上形成金属硅化物。
[0020]其中，优选的，所述源极和漏极为抬升的源极和漏极。
[0021]其中，在所述步骤S102中，去除所述伪栅极侧壁远离所述半导体衬底的部分，保留所述伪栅极侧壁位于所述伪栅极与所述源极之间以及所述伪栅极与所述漏极之间的部分。
[0022]进一步的，保留的所述伪栅极侧壁位于所述伪栅极与所述源极之间以及所述伪栅极与所述漏极之间的部分的高度与所述抬升的源极和漏极的高度相同。
[0023]其中，在所述步骤S102中，在进行应力临近技术处理时，采用干法刻蚀。
[0024]其中，在所述步骤S103中形成的所述接触孔刻蚀阻挡层为双应力衬垫或单应力衬垫。
[0025]其中，所述步骤S 104包括:
[0026]步骤S1041:在所述接触孔刻蚀阻挡层的上方形成图形化的光刻胶，所述图形化的光刻胶覆盖所述半导体衬底除所述源极和漏极以外的区域；
[0027]步骤S1042:以所述图形化的光刻胶为掩膜对所述接触孔刻蚀阻挡层进行刻蚀，去除所述接触孔刻蚀阻挡层未被所述图形化的光刻胶覆盖的部分；
[0028]步骤S1043:去除所述图形化的光刻胶。
[0029]进一步的，在所述步骤S105之后还包括如下步骤:
[0030]步骤S106:在所述半导体衬底上形成层间介电层；
[0031]步骤S107:通过CMP工艺去除位于所述伪栅极上方的所述接触孔刻蚀阻挡层和层间介电层；
[0032]步骤S108:用金属栅极替代所述伪栅极。
[0033]其中，在所述步骤S106中，形成所述层间介电层的方法为沉积法。
[0034]其中，所述步骤S 108包括:
[0035]步骤S1081:刻蚀去除所述伪栅极；
[0036]步骤S1082:在所述伪栅极原来的位置填充金属，通过CMP工艺去除多余的金属以形成金属栅极。
[0037]其中，在所述步骤S108之后还包括:进行双大马士革中段制程工艺以实现局域互连的步骤。
[0038]本发明实施例的半导体器件的制造方法，通过在伪栅极结构上形成接触孔刻蚀阻挡层并在接触孔刻蚀阻挡层上对应源极和漏极的位置形成开口来进行金属化工艺，避免了现有技术中采用硅化物遮蔽层(SAB)进行金属化工艺时对空间的不当限制，因而避免了管道效应(piping issue),提高了半导体器件的良率。
【专利附图】
【附图说明】
[0039]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0040]附图中:
[0041]图1A-图1H为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；
[0042]图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0043]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0044]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0045]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0046]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0047]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0048]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0049]除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
[0050]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0051]下面，参照图1A-1H和图2来描述本发明提出的半导体器件的制造方法的一个示例性方法的详细步骤。其中，图1A-图1H为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
[0052]本发明实施例提供的半导体器件的制造方法，包括利用双大马士革工艺形成局域互连的方法，具体包括如下步骤:
[0053]步骤1、提供一半导体衬底100，所述半导体衬底100上形成有伪栅极结构和源极、漏极。该半导体衬底100的结构如图1A所示，其中，伪栅极结构包括伪栅极101和伪栅极侧壁102。本领域的技术人员可以理解，伪栅极结构还可以包括高k介电层、界面层等膜层。并且，了表示简要，图1A中仅示出了一个源极103 (因漏极的情况与此相同，故为了表示简要，并未不出)。
[0054]其中，伪栅极101—般为多晶硅材料。
[0055]在本步骤提供的半导体衬底100 (包括其上的伪栅极结构等部件)，可以根据本领域的各种制造方法制得，在此不作限定。其中，所述源极和漏极优选采用抬升的源极和漏极结构，以提闻器件性能。
[0056]本发明实施例中，各示意图(图1A至图1H)仅示出了半导体器件的一部分，该部分包括一个源极和两个栅极；本领域的技术人员可以理解，在本发明实施例的半导体器件中，还可以包括更多的MOS器件(NM0S和/或PMOS等)以及其他部件，附图仅仅是为了示意，故不构成对本发明的限定。
[0057]作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0058]步骤2、对所述半导体衬底100进行应力临近技术(SPT)处理，通过SPT处理去除部分或者全部伪栅极侧壁102。
[0059]优选的，当源极和漏极为抬升的源极和漏极时，通过SPT刻蚀去除伪栅极侧壁102的远离半导体衬底100的部分，保留伪栅极侧壁102位于伪栅极101与源极103之间以及伪栅极101与漏极之间的部分102’，形成的图形如图1B所示。
[0060]进一步优选的，保留的伪栅极侧壁102位于伪栅极101与源极103之间以及伪栅极101与漏极之间的部分102’的高度与抬升的源极103和漏极的高度相同。
[0061]其中，优选的，所述SPT采用的刻蚀方法为干法刻蚀。
[0062]步骤3、在半导体衬底100上形成一层接触孔刻蚀阻挡层(CESL) 104，如图1C所
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[0063]其中，接触孔刻蚀阻挡层104覆盖整个半导体衬底，包括伪栅极101以及源极103和漏极(图中未示出)、保留的部分伪栅极侧壁102’，如图1C所示。形成接触孔刻蚀阻挡层104的方法，可以为沉积法，如化学气相沉积等。
[0064]其中，在本步骤中，形成的接触孔刻蚀阻挡层104可以采用双应力衬垫或者单应力衬垫实现，具体材料可以根据现有技术进行选择。采用这一方案，不仅可以起到刻蚀阻挡层的作用，而且可以通过应力工程改善半导体器件的性能。
[0065]步骤4、对接触孔刻蚀阻挡层(CESL) 104进行刻蚀以在源极103和漏极的上方形成开口，如图1D所示。其中，在CESL中形成的位于源极和漏极上方的开口，作用在于便于后续进行金属化工艺，以在源极和漏极的上方形成金属硅化物。
[0066]具体地，该工艺可以包括如下步骤:
[0067]步骤401:在接触孔刻蚀阻挡层(CESL)104的上方形成一图形化的光刻胶，所述图形化的光刻胶覆盖半导体衬底100除源极103和漏极以外的区域。
[0068]步骤402:以所述图形化的光刻胶为掩膜对接触孔刻蚀阻挡层(CESL) 104进行刻蚀，刻蚀掉接触孔刻蚀阻挡层(CESL) 104未被所述图形化的光刻胶覆盖的部分，在接触孔刻蚀阻挡层(CESL) 104上对应源极和漏极上方的位置形成开口。其中，所采用的刻蚀方法可以为干法刻蚀，可以为湿法刻蚀，也可以为干法刻蚀加湿法刻蚀等，在此亦不进行限定。
[0069]步骤403:去除所述图形化的光刻胶。其中，去除图形化的光刻胶可以采用的方法为等离子体去除、湿法剥离等。
[0070]经过前述步骤401至403，最终形成的图形如图1D所述。
[0071]在本步骤中，形成用于金属化工艺的开口时，并未采用现有技术中形成硅化物遮蔽层(SAB)的方法来实现，因而不会对形成的开口的空间造成不必要的限制，形成的开口比较大，源极和漏极可以完全暴露出来，因此，在后续金属化工艺中，可以实现源极和漏极的充分金属化，避免管道效应(piping issue),提高器件的良率。[0072]步骤5、对所述半导体衬底100进行金属化工艺，在源极103和漏极上形成金属硅化物105，形成的图形如图1E所示。
[0073]其中，金属硅化物105—般为硅化镍(NiSi)。实现金属化工艺的方法，可以采用现有技术中的任何可行方式来实现，在此不作限定。
[0074]在本步骤中进行金属化时，由于在步骤4中形成的位于接触孔刻蚀阻挡层104上的用于金属化工艺的开口较大，源极和漏极可以完全暴露出来，因此，可以使源极和漏极充分金属化(即源极和漏极的上表面完全被金属化)，避免了管道效应(piping issue)，提高了半导体器件的良率。而在现有技术中，由于SAB会占据一定的开口空间，会导致源极和漏极无法充分金属化，具体而言，源极和漏极的上表面未暴露的区域将无法实现金属化。
[0075]步骤6、在半导体衬底100上形成一层层间介电层(ILD) 106，如图1F所示。
[0076]其中，层间介电层106完全覆盖整个半导体衬底100。形成层间介电层106的方法，可以采用沉积法或其他合适的方法，在此不作限定。
[0077]步骤7、对半导体衬底100进行CMP (化学机械抛光)处理，去除位于所述伪栅极101上方的接触孔刻蚀阻挡层104和层间介电层106，即暴露出伪栅极101，形成的图形如图1G所示。
[0078]步骤8、用金属栅极101’替代伪栅极101，S卩，在伪栅极101的位置形成金属栅极101’，形成的图形如图1H所示。
[0079]示例性地，本步骤可以通过如下方式实现:
[0080]步骤801:通过刻蚀工艺去除伪栅极101。其中，所采用的刻蚀工艺可以为湿法刻蚀等。
[0081]步骤802:在伪栅极101原来的位置填充金属并通过CMP去除多余的金属以形成金属栅极101，O
[0082]在本发明实施例的半导体器件的制造方法中，在完成上述步骤I至步骤8之后，可以进行双大马士革中段制程工艺，以实现局域互连。该双大马士革中段制程工艺，可以采用任何现有技术中可行的方案来实现，在此不再赘述。经过前述步骤I至步骤8实现的结构，相对于现有技术，源极和漏极的金属化更充分，因此具有足够的接触空间，故可以更好地实现双大马士革中段制程工艺。
[0083]至此，完成了本发明实施例的示例性的半导体器件的制造方法的介绍。本领域的技术人员可以理解，本发明实施例的方法并不以此为限；并且，虽然本发明实施例对与发明点无关的半导体器件制程中的其他步骤并未进行描述，但这并不代表本发明实施例不包括这些步骤，而是由于这些工艺步骤与传统的半导体器件加工工艺相同而不再赘述。
[0084]本发明实施例的半导体器件的制造方法，通过在伪栅极结构上形成接触孔刻蚀阻挡层并在接触孔刻蚀阻挡层上对应源极和漏极的位置形成开口来进行金属化工艺，避免了现有技术中采用硅化物遮蔽层(SAB)进行金属化工艺时对空间的不当限制，因而避免了管道效应(piping issue),提高了半导体器件的良率。
[0085]参照图2，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。该方法具体包括:
[0086]步骤SlOl:提供半导体衬底，所述半导体衬底上形成有源极、漏极、伪栅极和伪栅极侧壁；[0087]步骤S102:对所述半导体衬底进行应力临近技术处理，去除部分或者全部伪栅极侧壁；
[0088]步骤S103:在所述半导体衬底上形成接触孔刻蚀阻挡层；
[0089]步骤S104:刻蚀所述接触孔刻蚀阻挡层以在所述源极和漏极的上方形成开口 ；
[0090]步骤S105:对所述半导体衬底进行金属化以在所述源极和漏极上形成金属硅化物。
[0091]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底上形成有源极、漏极、伪栅极和伪栅极侧壁； 步骤S102:对所述半导体衬底进行应力临近技术处理，去除部分所述伪栅极侧壁； 步骤S103:在所述半导体衬底上形成接触孔刻蚀阻挡层； 步骤S104:刻蚀所述接触孔刻蚀阻挡层以在所述源极和漏极的上方形成开口 ； 步骤S105:对所述半导体衬底进行金属化以在所述源极和漏极上形成金属硅化物。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述源极和漏极为抬升的源极和漏极。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，去除所述伪栅极侧壁远离所述半导体衬底的部分，保留所述伪栅极侧壁位于所述伪栅极与所述源极之间以及所述伪栅极与所述漏极之间的部分。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，保留的所述伪栅极侧壁位于所述伪栅极与所述源极之间以及所述伪栅极与所述漏极之间的部分的高度与所述抬升的源极和漏极的高度相同。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，在进行应力临近技术处理时，采用干法刻蚀。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中形成的所述接触孔刻蚀阻挡层为双应力衬垫或单应力衬垫。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S104包括: 步骤S1041:在所述接触孔刻蚀阻挡层的上方形成图形化的光刻胶，所述图形化的光刻胶覆盖所述半导体衬底除所述源极和漏极以外的区域； 步骤S1042:以所述图形化的光刻胶为掩膜对所述接触孔刻蚀阻挡层进行刻蚀，去除所述接触孔刻蚀阻挡层未被所述图形化的光刻胶覆盖的部分； 步骤S1043:去除所述图形化的光刻胶。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括如下步骤: 步骤S106:在所述半导体衬底上形成层间介电层； 步骤S107:通过CMP工艺去除位于所述伪栅极上方的所述接触孔刻蚀阻挡层和层间介电层； 步骤S108:用金属栅极替代所述伪栅极。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，形成所述层间介电层的方法为沉积法。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，所述步骤S108包括: 步骤S1081:刻蚀去除所述伪栅极； 步骤S 1082:在所述伪栅极原来的位置填充金属，通过CMP工艺去除多余的金属以形成金属栅极。
11.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S108之后还包括:进行双大马士革中段制程工艺以实现局域互连的步骤。
【文档编号】H01L21/768GK103779270SQ201210415061
【公开日】2014年5月7日 申请日期:2012年10月26日 优先权日:2012年10月26日
【发明者】张海洋, 王新鹏 申请人:中芯国际集成电路制造(上海)有限公司