专利名称：一种soi基pmosfet功率器件的制作方法
技术领域：
本发明属于功率半导体器件技术领域，涉及SOI (Semiconductor On Insulator,绝缘层上的半导体)基 P 沟道 MOSFET (Metal-Oxide-Semiconductor Field EffectTransistor,金属-氧化物-半导体场效应晶体管)功率器件。
背景技术：
P沟道MOSFET (以下简称PMOSFET)是一种以空穴为导电载流子的场效应晶体管。由于在硅半导体中，空穴的迁移率远小于电子的迁移率，因而在同样掺杂浓度和结构尺寸的条件下，PMOSFET的导通电阻远大于N沟道MOSFET (以下简称NM0SFET)的导通电阻，这使得NM0SFET的应用更加广泛且倍受人们青睐。然而，由于PMOSFET在CMOS集成电路中的应用能大大地简化电路，PMOSFET仍是不可替代、不可或缺的器件。为提高电路的集成度并使器件之间更好的隔离，人们将体硅器件转移到了 SOI硅片上。SOI是在顶层半导体(称为SOI半导体层)和衬底层(可以为半导体或绝缘介质)之间引入介质埋层，将半导体器件或电路制作在SOI半导体层中，如图I所示。由于SOI介质埋层的引入，使得SOI基功率器件与纯体硅功率器件相比具有寄生效应小，泄漏电流小，集成度高、抗辐射能力强以及无可控硅自锁效应等优点。为了提高功率器件的击穿电压和降低正向导通电阻，对于横向功率器件，RESURF (Reduce SURface Field)原理是最常用的一种方法。RESURF技术也用于SOI器件中。在器件处于阻断状态下，SOI基NM0SFET中的RESURF是一种利用纵向MIS(S0I衬底层-SOI介质埋层-SOI半导体层所形成的MIS结构)电容的纵向耗尽来减小表面电场峰值，从而提高器件击穿电压和漂移区掺杂浓度的方法。然而对于制作在SOI硅片上的PMOSFET器件，在其反向阻断状态下，由于源极(S)接高电位、漏极(D)和SOI衬底均与地电位相接，这使得漏极下方的P型漂移区与SOI的衬 底电位更为接近，从而使得SOI衬底层-SOI介质埋层-SOI半导体层所形成的MIS结构对P型漂移区的纵向耗尽极其微弱，因而没有形成RESURF效应。SOI基PMOSFET器件这种无RESURF效应的现象，一方面导致器件的击穿电压很低，且击穿往往发生于器件表面；另一方面导致漂移区的优化浓度很低，导通电阻过大。针对SOI基PMOSFET器件所存在的上述问题，许多业内研究者都进行了相关的研究。文献 Tobias Florian, Thilo Stephan, Michael Graf, Volker Dudek,Analysis andOptimization of the Back-Gate Effect on Lateral High-Voltage SOI Devices
IEEETrans on Electron Device 2005, 1649-1655根据不同厚度的介质埋层对SOI半导体层的影响，提出了一种具有阶梯埋氧层的SOI基PM0SFET，其结构如图2所示。该器件的结构特点是将P型漂移区和N型阱区下方的SOI介质埋层增厚，从而减少衬底电位对较高浓度的N型阱区耗尽电荷的引入，进而使得P型漂移区和N型阱区的PN结处电场不致于过高而避免了提前击穿。在该器件结构中，场板对击穿电压的影响也极为敏感；采用的解决方法是将场氧层增厚以防止场板末端引入高电场。但是，该结构并没有从根本上解决SOI基PMOSFET器件中没有RESURF效应的现象。
如图3 所不，文献 Vincenzo Palumbo, Mirko Venturato, Michele GalloHighdoped drai ndoubIe-Re surf IOOV P-channel MOS on SOI 0. 35 μ m BCD technology]ISPSDand 1C’s，2008，283-286在P型阱区下方的P型漂移区表面注入N型埋层。在阻断状态下时，该N型埋层对P型阱区纵向辅助耗尽，与横向的PN结联合而产生RESURF效应，不仅避免了器件提前在表面击穿，还使得P型阱区的优化浓度大大提高，进而正向导通时的比导通电阻下降；同时，N型埋层的引入，使得器件在纵向上引入了两个反偏的PN结(一个是P型阱区和N型埋层所形成的PN结，另一个是P型SOI半导体层和N型埋层所形成的PN结)，从而器件的纵向击穿电压大大提高，因而器件的击穿电压也增加。该器件结构利用RESUEF原理获得了击穿电压为138V、比导通电阻为12πιΩ · cm2的电学性能；与相同结构并尺寸但未注入N型埋层的SOI基PMOSFET (击穿电压为142V、比导通电阻为23πιΩ · cm2)相比，该器件的比导通电阻大有改善。然而对于该器件结构，N型埋层的位置对器件击穿电压的影响却是非常敏感；且比导通电阻仍然较大。同时，该器件结构的SOI半导体层采用的是P型半导体，这使得在集成NM0SFET器件时必须注入P型阱。由于在用B⑶工艺制造的SOI功率集成电路中，NM0SFET的应用较PMOSFET更为普遍，因而SOI半导体层采用N型半导体更有利于简化制造工艺° 文献 Ming Qiao, Lingli Jiang, Meng Wang, Yong Huang, Hong Li ao, TaoLiangtHigh-Voltage Thick Layer SOI Technology for PDP Scan Driver IC]ISPSD andIC’s, 2011, 180-183将pLDM0S、nLDM0S、nLIGBT等功率器件集成在N型的SOI半导体上，如图4所示。由于SOI层采用N型半导体，这更有利于与N型功率器件兼容。
发明内容
为了进一步提高SOI基PMOSFET功率器件的反向耐压和降低导通电阻，本发明提供一种新型结构的SOI基PMOSFET功率器件。该SOI基PMOSFET功率器件采用N型SOI基，便于和N沟道功率器件相集成；同时，其漂移区是在SOI基的N型SOI半导体层表面注入P型阱区所形成，在反向阻断状态下，接高电位的N型SOI半导体层对P型漂移区二维耗尽而产生RESURF效应，这有效地提高了器件的击穿电压和漂移区浓度，且大大降低了导通电阻；再有，该SOI基PMOSFET功率器件利用介质槽来承担横向压降，使得在很小的器件横向尺寸下就能获得高的击穿电压，从而能够有效地缩小器件的横向尺寸。本发明解决所述技术问题，采用的技术方案是一种SOI基PMOSFET功率器件，如图5所示，包括由纵向自下而上的衬底层I、介质埋层2和N型SOI半导体层3成所形成的N型SOI基；所述N型SOI半导体层3为轻掺杂的N型半导体层(N型高阻区)，其中具有P型阱区4 ;所述P型阱区4除上表面外的其它面均与N型SOI半导体层3接触；所述P型阱区中具有介质槽6，介质槽内填充绝缘介质9 ;介质槽6横向(图5所示X方向)一侧的P型阱区4表面具有P型重掺杂(P+)的漏区14，P型重掺杂的漏区14表面通过漏极金属引出漏电极(D);介质槽6横向另一侧的P型阱区4的顶部具有N型体区5，N型体区5内具有P型重掺杂源区11和N型重掺杂体接触区12，其中P型重掺杂源区11靠近介质槽6而N型重掺杂体接触区12远离介质槽6 ;N型SOI半导体层3中靠近N型体区5的顶部具有N型重掺杂的低阻区13 ;P型重掺杂源区11、N型重掺杂体接触区12和N型重掺杂的低阻区13三者的表面通过源极金属引出源电极(S);介质槽6内靠近P型重掺杂源区11的绝缘介质9中具有导电材料形成的沟槽栅10，沟槽栅10的纵向(图5所示y方向)尺寸大于N型体区5的纵向尺寸，沟槽栅10的表面通过栅极金属引出栅电极(G)。本发明提供的SOI基PMOSFET功率器件还可具有如下变形结构如图6所示，所述N型体区5横向延伸入N型SOI半导体层3的顶部，所述N型重掺杂的低阻区13并入N型重掺杂体接触区12形成同一个N型重掺杂体接触区12。如图7所示，所述N型体区5中还具有第二 P型重掺杂源区11b，所述N型重掺杂体接触区12夹于P型重掺杂源区11和第二 P型重掺杂源区Ilb之间，第二 P型重掺杂源区Ilb的引出端与源电极电气相连；所述第二 P型重掺杂源区Ilb和所述N型重掺杂的低阻区13之间的P型阱区4和N型体区5的表面具有平面栅结构8，平面栅结构8的引出端与栅电极电气相连。这样使得N型体区5与N型高阻区13在横向上存在一定的间距，用以提供导电电流通道。
如图8所示，所述N型体区5中还具有第二 P型重掺杂源区11b，所述N型重掺杂体接触区12夹于P型重掺杂源区11和第二 P型重掺杂源区Ilb之间，第二 P型重掺杂源区Ilb的引出端与源电极电气相连；所述第二 P型重掺杂源区Ilb和所述N型重掺杂的低阻区13之间的区域具有由沟槽内导电材料IOb和沟槽壁绝缘介质9b所形成的第二沟槽栅结构7，第二沟槽栅结构7的纵向尺寸与沟槽栅10的纵向尺寸相当，第二沟槽栅结构7的引出端与栅电极电气相连。如图9所示，去掉图5中沟槽栅10和P型重掺杂源区11,介质槽6直接与N型重掺杂体接触区12相连；保留第二沟槽栅结构7，第二沟槽栅结构7的纵向尺寸与沟槽栅10的纵向尺寸相当，第二沟槽栅结构7的引出端作为栅电极。上述各种技术方案中所述沟槽栅10或第二沟槽栅结构7的导电材料为金属、多晶硅或重掺杂半导体。所述SOI基中的SOI半导体层3材料包括但不限于Si、SiC、SiGe、GaAs或GaN。所述SOI基中的介质埋层2材料为SiO2 ;或介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质材料(包括但不限于SiOF、⑶O或SiCOF)。SOI介质埋层2采用介电系数较低的介质，可以增强介质埋层的电场，有利于器件耐压的提高。所述SOI基中的衬底层I材料可以为N型或P型掺杂的半导体，也可为绝缘介质。与现有技术相比，本发明提供的SOI基PMOSFET器件所达到的有益效果如下一、从性能上来看①在阻断状态下，由于N型高阻区13与高电位连接，对漂移区(即P型阱区4)二维耗尽而产生RESURF效应，有效地提高了器件的击穿电压和漂移区浓度，漂移区浓度的提高进而使得导通电阻也大大降低；②在横向引入介质槽6，由于所引入的介质槽介电系数小于硅的介电系数，于是在反向阻断状态下，介质槽内的电场远大于在硅中的电场，因此介质槽承担绝大部分的横向压降；③由于介质槽6内绝缘材料9的介电系数小，这使得器件的栅极-漏极间的电容也减小，因而提高了器件的开关速度介质槽6使漂移区(即P型阱区4)沿纵向折叠，缩小器件横向尺寸，进而降低比导通电阻和芯片成本。二、从集成兼容上来看在本发明提供的PMOSFET器件直接在N型的SOI硅片上注入P阱后形成，这样便于和NMOS器件和其它低压器件或低压电路相集成，从而使得本发明在工艺上与CMOS集成电路完全兼容并使得低成本生产成为可能。
图I是SOI的结构图。图2是带有阶梯介质埋层的SOI基PMOSFET器件的元胞结构剖视图。图3是带有N型埋层的SOI基LDPMOS器件的元胞结构剖视图。图4是PLDMOS、NLDMOS和NIGBT的集成示意图。
图5是本发明提出的SOI基PMOS功率器件的结构剖视图之一(介质槽内槽栅结构之一)。图6是本发明提出的SOI基PMOS功率器件的结构剖视图之二 (介质槽内槽栅结构之二 )。图7是本发明提出的SOI基PMOS功率器件的结构剖视图之三(介质槽内槽栅+平面栅结构)。图8是本发明提出的SOI基PMOS功率器件的结构剖视图之四(双槽栅结构)。图9是本发明提出的SOI基PMOS功率器件的结构剖视图之五(介质槽+槽栅结构)。图10是本发明提出的SOI基PMOS功率器件在反向阻断状态下的二维等势线分布比较示意图。图11是本发明提出的SOI基PMOS功率器件在正向导通状态下的二维电流线分布比较示意图。图12是本发明提出的SOI基PMOS功率器件N沟道LDMOS器件以及低压电路的集成示意图。附图标记I、SOI衬底层；2、SOI介质埋层；3、SOI半导体层；4、P型阱区；5、N型体区；6、介质槽；7、第二沟槽栅结构；8、平面栅结构；9、绝缘介质；9b、沟槽壁绝缘介质；10、介质槽中的导电材料；10b、第二沟槽栅结构中的导电材料；11、P型重掺杂源区；llb、第二 P型重掺杂源区；12、N型重掺杂体接触区；13、N型重掺杂的低阻区；14、P型重掺杂的漏区；S为源电极；D为漏电极；G为栅电极。
具体实施例方式下面结合附图及实施例，详细描述本发明的技术方案。本发明的技术方案，利用P型阱区与N型高阻区所形成的二维反偏PN结的反向二维耗尽产生RESURF效应而提高器件击穿电压和降低导通电阻；同时，充分利用介质槽来承担横向压降而缩小横向尺寸，器件的电气性能进行了综合改进和提高。实施例I一种SOI基PMOSFET功率器件，如图5所示，包括由纵向自下而上的衬底层I、介质埋层2和N型SOI半导体层3成所形成的N型SOI基；所述N型SOI半导体层3为轻掺杂的N型半导体层(N型高阻区)，其中具有P型阱区4 ;所述P型阱区4除上表面外的其它面均与N型SOI半导体层3接触；所述P型阱区中具有介质槽6，介质槽内填充绝缘介质9 ;介质槽6横向(图5所示X方向)一侧的P型阱区4表面具有P型重掺杂(P+)的漏区14，P型重掺杂的漏区14表面通过漏极金属引出漏电极(D);介质槽6横向另一侧的P型阱区4的顶部具有N型体区5，N型体区5内具有P型重掺杂源区11和N型重掺杂体接触区12，其中P型重掺杂源区11靠近介质槽6而N型重掺杂体接触区12远离介质槽6 ;N型SOI半导体层3中靠近N型体区5的顶部具有N型重掺杂的低阻区13 ;P型重掺杂源区11、N型重掺杂体接触区12和N型重掺杂的低阻区13三者的表面通过源极金属引出源电极(S);介质槽6内靠近P型重掺杂源区11的绝缘介质9中具有导电材料形成的沟槽栅10，沟槽栅10的纵向(图5所示y方向)尺寸大于N型体区5的纵向尺寸，沟槽栅10的表面通过栅极金属引出栅电极(G)。实施例2如图6所示，在实施例I基础上，所述N型体区5延伸入N型SOI半导体层3的顶部，所述N型重掺杂的低阻区13并入N型重掺杂体接触区12形成同一个N型重掺杂体接触区12。实施例3如图7所示，在实施例I基础上，所述N型体区5中还具有第二 P型重掺杂源区I lb，所述N型重掺杂体接触区12夹于P型重掺杂源区11和第二 P型重掺杂源区I Ib之间，第二 P型重掺杂源区Ilb的引出端与源电极电气相连；所述第二 P型重掺杂源区Ilb和所述N型重掺杂的低阻区13之间的P型阱区4和N型体区5的表面具有平面栅结构8，平面栅结构8的引出端与栅电极电气相连。这样使得N型体区5与N型高阻区13在横向上存在一定的间距，用以提供导电电流通道。与实施例1、2的结构相比，本例中器件导通电阻有所下降，但横向尺寸将增大；同时，在正向导通状态下，N型体区5与N型低阻区13以及它们之间的P型阱区会产生JFET效应，使得比导通电阻(导通电阻X面积)增大。实施例4如图8所示，在实施例I基础上，所述N型体区5中还具有第二 P型重掺杂源区I lb，所述N型重掺杂体接触区12夹于P型重掺杂源区11和第二 P型重掺杂源区I Ib之间，第二 P型重掺杂源区Ilb的引出端与源电极电气相连；所述第二 P型重掺杂源区Ilb和所 述N型重掺杂的低阻区13之间的区域具有由沟槽内导电材料IOb和沟槽壁绝缘介质9b所形成的第二沟槽栅结构7，第二沟槽栅结构7的纵向尺寸与沟槽栅10的纵向尺寸相当，第二沟槽栅结构7的引出端与栅电极电气相连。与实施例1、2相比，双栅结构形成双导电通道，使得导通电阻大大下降；但槽栅电极阻碍了对N型低阻区下方的N型高阻区的耗尽，从而耐压略有下降。本例结构与实施例3结构相比，槽栅结构较平面栅结构更有利于高密度的集成，这使得器件的横向尺寸可以很小；同时，槽栅结构也消除了正向导通时由N型体区5、P型阱区4以及N型SOI半导体层3所带来的JFET效应；此外，槽栅结构使得流经第二 P型重掺杂源区Ilb的电流的路径大大缩短。这些因素都导致本例结构有着非常低的比导通电阻。与实施例I和例2相比，本实施例结构有着更明显的低阻优势。实施例5如图9所示，去掉图5中沟槽栅10和P型重掺杂源区11,介质槽6直接与N型重掺杂体接触区12相连；保留第二沟槽栅结构7，第二沟槽栅结构7的纵向尺寸与沟槽栅10的纵向尺寸相当，第二沟槽栅结构7的引出端作为栅电极。与实施例4的双栅结构相比，本例器件的击穿电压有一定的提高，但导通电阻增大；同时，该结构的横向尺寸还可进一步缩小。本发明提供的SOI基PMOSFET器件，如果SOI半导体层3材料采用Si，推荐的介质槽6和槽栅7中的导电材料10和IOb为多晶硅。作为业界常用的介质，介质槽6中的绝缘介质9为SiO2,也可采用其他临界击穿电场较高(高于Si的临界击穿电场)的介质。若采用介电常数更低的介质，由高斯定理可知，在反向阻断状态时介质槽6中将有更高的电场，从而提高了器件的击穿电压；因此，选用介电常数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质更有利于提高耐压。同时，介质槽6采用更低介电常数的介质，还有利于降低器件栅-漏电容，提高器件开关速度。对于SOI介质埋层2的材料，SiO2是业界最常用的，或采用介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质，如SiOF、CDO或SiCOF等。采用介电系数 较低的介质，可以增强介质埋层2的电场，有利于器件耐压的提高。本发明提供的SOI基PMOSFET器件，对SOI衬底层I的材料几乎没有要求，可以是N型或P型半导体材料，甚至可以是绝缘介质材料，或与SOI介质埋层2为同一种介质材料。图10是本发明提供的SOI基PMOSFET器件在反向阻断状态下的二维等势线分布比较图。a代表常规平面栅的LDPMOS(无槽栅、埋栅和介质槽)山代表本发明中具有单个栅(无第二槽栅和平面栅)的SOI基PMOSFET器件；c代表本发明提供的具有双栅结构的SOI基PMOSFET器件。图中两根相邻等势线的电压差为5V，三种结构在器件横向尺寸均为
7.5μπι的条件下，击穿电压分别为99V，172V，161V (S0I半导体层材料为Si，绝缘介质材料为Si02)。由图10(a)可知，由于衬底端与漏极同接地电位，使得漂移区不满足RESURF条件，器件的击穿电压和漂移区浓度都很低，器件的漂移区优化掺杂浓度仅I. 5XlO1W0相比之下，图10 (b)中P型阱区与N型高阻区二维反向PN结的引入，使得该PMOS器件产生RESURF效应，从而大幅提高了器件的击穿电压；同时介质槽承担了绝大部分横向压降，使得器件在较小的横向尺寸下获得高的击穿电压成为可能。在相同横向和纵向的元胞尺寸下，本发明所提出的结构的击穿电压从常规SOI基PMOSFET器件的99V提高到172V (击穿电压提高了 73. 7%)，同时漂移区的优化掺杂浓度达2. 2X IO1W30图11是本发明提供的SOI基PMOSFET器件在正向导通状态下的二维电流线分布比较图(两根相邻电流线的电流强度差为5X 10_7Α/μ m)。a代表常规平面栅的LDPMOS(无槽栅、埋栅和介质槽)；b代表本发明中具有单个栅(无第二槽栅和平面栅)的SOI基PMOSFET器件代表本发明提供的具有双栅结构的SOI基PMOSFET器件。对比图11 (a)和11 (b)可知，本发明提供的SOI基PMOSFET器件由于RESURF效应的产生，使得P型阱区的掺杂浓度大幅提高，从而大大降低了正向导通电阻。器件的比导通电阻从图11(a)器件的15. 4mΩ -cm2降低为6.3mΩ · cm2 (比导通电阻下降了 59. 1%)。对比图11(b)和11(c)可知，双槽栅的引入使得器件的沟道密度增加，从而在正向导通时沟道电阻下降，总的导通电阻也下降。本发明技术在相同的器件大小的情况下比导通电阻降低为5. 7πιΩ - cm2 (较常规PMOS下降了63%)。图12为本发明提供的SOI基PMOSFET器件与N沟道LDMOS器件以及低压电路的集成示意图。该SOI基PMOSFET器件与N沟道LDMOS器件以及低压电路采用相同的SOI基这与其他功率器件以及低压CMOS集成电路完全兼容，且工艺相对简单。
综上，本发明提供的SOI基PMOSFET器件由于引入了 P型阱区4和SOI半导体层
3(N型高阻区)二维反向PN结和介质槽6，一方面二维反向PN结产生RESURF效应，使器件击穿电压和漂移区(即P型阱区)的掺杂浓度大大提高，正向导通电阻也大大降低；另一方面，介质槽6承担了器件绝大部分的横向压降，使器件在维持高的击穿电压时，横向尺寸大大缩小，进而降低了比导通电阻；同时，介质槽所填充的低介电常数的绝缘介质，使栅-漏 电容降低，提高了器件的频率和输出功率；此外，本发明在工艺上与CMOS集成电路完全兼容性。
权利要求
1.一种SOI基PM0SFET功率器件，包括由纵向自下而上的衬底层(I)、介质埋层(2)和N型SOI半导体层(3)成所形成的N型SOI基；所述N型SOI半导体层(3)为轻掺杂的N型半导体层，其中具有P型阱区(4);所述P型阱区(4)除上表面外的其它面均与N型SOI半导体层(3)接触；所述P型阱区中具有介质槽(6)，介质槽内填充绝缘介质(9);介质槽(6)横向一侧的P型阱区(4)表面具有P型重掺杂的漏区(14)，P型重掺杂的漏区(14)表面通过漏极金属引出漏电极；介质槽(6)横向另一侧的P型阱区(4)的顶部具有N型体区(5)，N型体区(5)内具有P型重掺杂源区(11)和N型重掺杂体接触区(12)，其中P型重掺杂源区(11)靠近介质槽(6)而N型重掺杂体接触区(12)远离介质槽(6);N型SOI半导体层(3)中靠近N型体区(5)的顶部具有N型重掺杂的低阻区(13) ;P型重掺杂源区(11)、N型重掺杂体接触区(12)和N型重掺杂的低阻区(13)三者的表面通过源极金属引出源电极；介质槽(6)内靠近P型重掺杂源区(11)的绝缘介质(9)中具有导电材料形成的沟槽栅(10)，沟槽栅(10)的纵向尺寸大于N型体区(5)的纵向尺寸，沟槽栅(10)的表面通过栅极金属引出栅电极。
2.根据权利要求I所述的SOI基PM0SFET功率器件，其特征在于，所述N型体区(5)横向延伸入N型SOI半导体层(3)的顶部，所述N型重掺杂的低阻区(13)并入N型重掺杂体接触区(12)形成同一个N型重掺杂体接触区(12)。
3.根据权利要求I所述的SOI基PM0SFET功率器件，其特征在于，所述N型体区(5)中还具有第二 P型重掺杂源区(11b)，所述N型重掺杂体接触区(12)夹于P型重掺杂源区(11)和第二 P型重掺杂源区(Ilb)之间，第二 P型重掺杂源区(Ilb)的引出端与源电极电气相连；所述第二 P型重掺杂源区(IIb)和所述N型重掺杂的低阻区(13)之间的P型阱区(4)和N型体区(5)的表面具有平面栅结构(8)，平面栅结构(8)的引出端与栅电极电气相连。
4.根据权利要求I所述的SOI基PM0SFET功率器件，其特征在于，所述N型体区(5)中还具有第二 P型重掺杂源区(I lb)，所述N型重掺杂体接触区(12)夹于P型重掺杂源区(11)和第二 P型重掺杂源区(Ilb)之间，第二 P型重掺杂源区(Ilb)的引出端与源电极电气相连；所述第二 P型重掺杂源区(Ilb)和所述N型重掺杂的低阻区(13)之间的区域具有由沟槽内导电材料(IOb)和沟槽壁绝缘介质(9b)所形成的第二沟槽栅结构(7)，第二沟槽栅结构(7)的纵向尺寸与沟槽栅(10)的纵向尺寸相当，第二沟槽栅结构(7)的引出端与栅电极电气相连。
5.一种SOI基PM0SFET功率器件，包括由纵向自下而上的衬底层(I)、介质埋层(2)和N型SOI半导体层(3)成所形成的N型SOI基；所述N型SOI半导体层(3)为轻掺杂的N型半导体层，其中具有P型阱区(4);所述P型阱区(4)除上表面外的其它面均与N型SOI半导体层(3)接触；所述P型阱区中具有介质槽(6)，介质槽内填充绝缘介质(9);介质槽(6)横向一侧的P型阱区(4)表面具有P型重掺杂的漏区(14)，P型重掺杂的漏区(14)表面通过漏极金属引出漏电极；介质槽(6)横向另一侧的P型阱区(4)的顶部具有N型体区(5)，N型体区(5)内具有第二 P型重掺杂源区(Ilb)和N型重掺杂体接触区(12)，其中第二 P型重掺杂源区(Ilb)远离介质槽(6 )而N型重掺杂体接触区(12 )与介质槽(6 )相连；N型SOI半导体层(3)中靠近N型体区(5)的顶部具有N型重掺杂的低阻区(13);第二 P型重掺杂源区(lib)、N型重掺杂体接触区(12)和N型重掺杂的低阻区(13)三者的表面通过源极金属引出源电极；第二 P型重掺杂源区(Ilb)和N型重掺杂的低阻区(13)之间的区域具有由沟槽内导电材料(IOb)和沟槽壁绝缘介质(9b)所形成的第二沟槽栅结构(7)，第二沟槽栅结构(7)的纵向尺寸大于N型体区(5)的纵向尺寸，第二沟槽栅结构(7)的表面通过栅极金属引出栅电极。
6.根据权利要求I至5所述任一项SOI基PM0SFET功率器件，其特征在于，所述沟槽栅(10)或第二沟槽栅结构(7)的导电材料为金属、多晶硅或重掺杂半导体。
7.根据权利要求I至5所述任一项SOI基PM0SFET功率器件，其特征在于，所述SOI基中的SOI半导体层(3)材料包括但不限于Si、SiC、SiGe、GaAs或GaN。
8.根据权利要求I至5所述任一项SOI基PM0SFET功率器件，其特征在于，所述SOI基中的介质埋层(2)材料为SiO2或介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质材料。
9.根据权利要求8所述的SOI基PM0SFET功率器件，其特征在于，所述介电系数低于SiO2且临界击穿电场高于Si临界击穿电场3倍的介质材料包括但不限于SiOF、CDO或SiCOF。
10.根据权利要求I至5所述任一项SOI基PM0SFET功率器件，其特征在于，所述SOI基中的衬底层(I)材料为N型或P型掺杂的半导体，也可为绝缘介质。
全文摘要
一种SOI基PMOSFET功率器件，属于功率半导体器件技术领域。本发明提供的SOI基PMOSFET功率器件采用N型SOI基，便于和N沟道功率器件相集成；同时，其漂移区是在SOI基的N型SOI半导体层表面注入P型阱区所形成，在反向阻断状态下，接高电位的N型SOI半导体层对P型漂移区二维耗尽而产生RESURF效应，这有效地提高了器件的击穿电压和漂移区浓度，且大大降低了导通电阻；再有，该SOI基PMOSFET功率器件利用介质槽来承担横向压降，使得在很小的器件横向尺寸下就能获得高的击穿电压，从而能够有效地缩小器件的横向尺寸。
文档编号H01L29/78GK102969355SQ20121044128
公开日2013年3月13日 申请日期2012年11月7日 优先权日2012年11月7日
发明者罗小蓉, 罗尹春, 周坤, 范叶, 王骁玮, 范远航, 蔡金勇, 张波 申请人:电子科技大学