静电放电保护电路的制作方法
【专利摘要】一静电放电保护电路与一输入垫连结并用来散逸静电放电电流。其中该静电放电保护电路包含一具有第一导电型的基板，一位于该基板中并具有第二导电型的第一井，与一位于该第一井中并具有第一导电型的第二井。所述的保护电路进一步包含一位于该第一井中的二极管组件，且该二极管组件包含一具有第一导电型的第一端与一具有第二导电型的第二端，其中该第一端电连接于该输入垫。进一步而言，该保护电路还有一具有第二导电型且位于该第一井中的第一掺杂区且该第一掺杂区电连接于该输入垫，以及一具有第一导电型且位于该基板中的第二掺杂区，该第一掺杂区电连接于地，其中在输入垫与第二掺杂区间有一通道供静电放电电流放电。
【专利说明】静电放电保护电路
【技术领域】
[0001]本发明是有关于一静电放电保护电路，特别是针对具有低漏电流的静电放电保护电路。
【背景技术】
[0002]保护组件避免受到静电放电的破坏对于熟悉技艺的人士而言一直是个挑战，传统的静电放电保护电路主要包含一二极管联结的一端与输出入垫进行电耦接，另一端与接地端相连以用来散逸通过电路的高电流。一般而言，二极管联结具有一与基板电性相反的井用来容置二极管的两端，然而，二极管的一端和井与基板会形成一寄生的双极晶体管(BJT)，成为在正常操作时，例如在输出入垫加一 10伏的偏压时所不欲见的的漏电通道，因此静电放电保护电路所造成的能耗成了 一个主要的缺点。
[0003]除了漏电之外，另外对于传统的静电放电保护电路设计的挑战是逐渐缩减的布局面积，由于对于小尺寸电子组件的追求，对于电路设计人员的限制也渐增，除了要保护自输出入垫所进入的静电放电，对于逆向的负压的静电放电也是有必要存在，因此通常在设计时需将额外区域保留用以加入一个逆向二极管来散逸负压的静电放电。然而，所牺牲的区域将会对晶体管的密度造成缩减。
[0004]因此，如何能避免不必要的漏电流自静电放电保护电路流出与如何在最小面积下设计出一可供负压的静电放电是一重要课题。
【发明内容】
[0005]本发明的目的是要提供一静电放电保护电路，此静电放电保护电路具有一井嵌于一基板中，该井所具有的导电型与基板的导电型相反，且该井环绕一二极管用来散逸静电放电电流。另外，一掺杂区形成于该井中并电耦接于一输入垫，二极管的一端也同时电耦接于所述的输入垫，因此可形成一电位阻障以防止漏电流自二极管流入井中。进一步言，所述的井与基板形成一额外通道供散逸自接地端而来的静电放电电流，因此，设计一可供负压的静电放电所需的面积可减少。
[0006]本发明为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路可包含一可为PNP BJT的第一组件，具有一射极电耦接于输入垫。保护电路也可具有一第二组件，例如为一二极管，第二组件的第一极电耦接于第一组件的射极与输入垫。第二组件也可为一二极管联结，并有一第二极与接地端电耦接。电路可进一步具有一第三组件，其一端与输入垫电耦接，另一端与接地端电耦接，第三组件可以一二极管为代表，自输入垫的角度来看第三组件是与第二组件的方向相反。保护电路可进一步包含一具有接地闸极NMOS结构的第四组件，所述NMOS结构的一端电耦接于第二组件的第二极，而另一端接地。
[0007]本发明为了达到以上目的可藉由提供一静电放电保护电路电耦接于一输入(或输出入)垫，所述的电路包含一具有第一导电型的基板，一位于基板中具有第二导电型的第一井，与一位于第一井中具有第一导电型的第二井。所述的保护电路进一步有一在第一井中的一 N+的第三掺杂区电耦接于输入垫，与在基板中有一 P+的第四掺杂区电耦接于接地端。实施例可有多于一个的第二井位于第一井中并排列于第一个第二井之后。每一个第二井都有一第一端与一第二端，其中第一个第二井的第一端电稱接于输入垫，第二端电率禹接后续第二井的第一端，并以此接续连接排列于后之第二井，最后一个第二井电耦接于接地端。
【专利附图】
【附图说明】
[0008]图1显示一实施例中的一静电放电保护电路的等效电路图；
[0009]图2描述一实施例中的一静电放电保护电路的半导体结构；
[0010]图3显示图2实施例中的静电放电保护电路的半导体结构加入一阻抗的示意图；
[0011]图4描述另一实施例中的静电放电保护电路的半导体结构；；
[0012]图5显示一实施例中的静电放电保护电路的剖面图；
[0013]图6显示图5实施例中的静电放电保护电路加入一阻抗的示意图；
[0014]图7显示一实施例中的静电放电保护电路的剖面图。
[0015]主要组件符号说明:
[0016]10静电放电保护电路
[0017]20静电放电保护电路
`[0018]30静电放电保护电路
[0019]100基板
[0020]101第一组件
[0021]102第二组件
[0022]103第三组件
[0023]104第四组件
[0024]110输入垫
[0025]120内部电路
[0026]130接地端
[0027]200第一井
[0028]210第二井
[0029]220二极管联结
[0030]222第一端
[0031]224第二端
[0032]225第一二极管
[0033]240掺杂区
[0034]270阻抗
[0035]280MOS 结构
[0036]281第三井
[0037]286掺杂区
[0038]287掺杂区[0039]288闸极
[0040]289第二闸极
[0041]290掺杂区
[0042]300保护环结构
[0043]310第四井
[0044]320掺杂区
[0045]340掺杂区
[0046]1011射极
[0047]1021第一极
[0048]1022第二极
[0049]102'二极管联结
[0050]1022'第二极
[0051]1031二极管 103—端
[0052]1032二极管 103 另一端
【具体实施方式】`
[0053]以下所述的为本发明中所例述的实施例与所附图示，以各种例示的方式针对本发明做更充分的阐述。所提出的各种例示应整体观之而不应该断章取义或以此对本发明所欲保护的范围加以限缩，所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的"或"字为一连接用语，可是为"和/或"。另外，冠词"一"可视为单数或复数。"耦接"或"连接"一词可代表组件间直接连接或间接地透过其它组件进行连接。
[0054]图1用来表示根据本揭露中所述的一实施例有关一静电放电保护电路10的等效电路图。所述的电路10可被加入一半导体电路中且电稱接于一输入垫(或输出入垫)110、一内部电路120与接地130，因此内部电路120可被保护免于受到静电放电的破坏或其它的电撃。电路10至少包含一第一组件101，此第一组件101可为但不限于是一 PNP BJT，具有一射极电耦接于输入垫110。电路10也可具有一第二组件102，可例示为一二极管，第二组件102的第一极电耦接于第一组件101的射极与输入垫110。第二组件102也可为如图一中的一二极管联结102'并有一第二极1022'与接地端电耦接。电路10可进一步具有一第三组件103，其一端1032与输入垫110电耦接，其另一端1031与接地端电耦接，第三组件103可选择性地以一二极管为代表。电路10可进一步包含一具有接地闸极NMOS结构的第四组件104，所述NMOS结构的一端电耦接于第二组件102的第二极1022，而另一端接于地。在本实施例中，若有一静电放电电流导入输入垫110，静电放电电流的放电路径会自第二组件102至第四组件104，再自第四组件104至接地端130。相反地，若静电放电电流是自接地端130导入，则静电放电电流的放电路径会自接地端130至第三组件103，再自第三组件103至输入垫110。因此，本实施例提供了至少两条静电放电电流的主要放电路径，一条是供从输入垫110流入，一条是供从接地端130流入，后者通常称之为负压(negativestress)静电放电。本实施例的另外一个目的是减少内部电路120在正常操作下的漏电流，正常操作时会在输入垫110施加一偏压，如10.5伏以用来驱动内部电路120，因此对于自并接的静电放电保护电路10所流出的漏电流应避免或降低，然而第一组件101若未被适当地设计，有可能成为一主要的漏电路径。在本实施例中，由于如图1所示的将第一组件101设计为在输入垫110施加一偏压的情形下可处在一切断状态(对于第一组件101所示的PNPBJT的两个PN接口而言，均为逆向偏压或零偏压)，因此自输入垫110至接地端130的路径可被切断以禁止漏电流产生。
[0055]图2描述的是本揭露内容所述的另一实施例的一静电放电保护电路20的半导体结构。所述的静电放电保护电路20电稱接于一可为输出入用的输入垫110或是一高电压输入垫，静电放电保护电路20包含一第一导电型的基板100，一位于基板100中并具有第二导电型的第一井200，与一位于第一井200中并具有第一导电型的第二井210。在此实施例中，第一导电型是P型，第一井200是一 N型井，而第二井210是一 P型井。保护电路20具有一二极管联结220其包含至少一二极管组件225、一在第一井200中并电耦接于输入垫110的N+第一掺杂区240与一在基板100中可为P型掺杂的第二掺杂区290，第二掺杂区290电耦接于接地端130。在本实施例中，基板100为P型，而二极管组件225为二极管联结220中的第一个二极管。二极管联结220形成于第二井210中并包含一第一端222与一第二端224,其中第一端222电I禹接于输入垫110,在本实施例中,第一端222是一 P+区，第二端224是一 N+区。
[0056]基板100与第一井200的接触面另外形成了一个二极管，其中所述的二极管自输入垫Iio的角度来看是与二极管联结220的方向相反(二极管联结220为P-N，在此所述的为 N-P)
[0057]在本实施例中提供了至少两条静电放电电流的主要放电路径使来自不同方向的静电放电电流得以散逸，当一静电放电电流自输入垫110导入，或可称为正向静电放电，静电放电电流的放电路径会自二极管联结220至接地端130。另一方面，若静电放电电流是自接地端130导入，在此称为负压静电放电，则静电放电电流的放电路径会自基板100，经由N+第一掺杂区240，再至输入垫110。因此，本实施例提供了至少两条静电放电电流的主要放电路径，一条是供从输入垫110流入，一条是供从接地端130流入，后者通常称之为负压(negative stress)型静电放电。本发明藉由将第一井200嵌入导电型相反的基板100中，并使其包围二极管联结220，因此不需要再另外保留多余的面积来容纳一用来进行负压型静电电流放电的二极管。
[0058]本揭露内容的另一特征是可以减少内部电路在正常操作时从二极管联结220到接地端130的漏电流。在正常操作时，会对输入垫110施加一偏压以驱动内部电路，理想状况下与输入垫110电耦接的保护电路20应当处于不导通以避免能耗，但不幸地，二极管联结220的第一端222与第一井200及基板100可形成一漏电流的路径。因此，透过N+掺杂区240与输入垫110电耦接，P井210与N井200的接口上的电位差可以形成一阻障以避免来自P井210的漏电流进入N井200中。对二极管联结220中的第一个二极管225而言，在P井210与N井200的间的电位相当，但对于二极管联结220中的第二于其它后续连接的二极管而言，其P井210与N井200的接口上的电位差异会因串联的压降造成彼此有更大的电位差，因此也会在二极管外形成更大的阻障。另外，藉由调整各井中的掺杂浓度或轮廓，本实施例可以提供更大的阻障来降低漏电流。图3所示为另一实施例，具有一阻抗270介于二极管225的第一端222与输入垫110之间以提供二极管端有较大的压降进而降低漏电流。[0059]再参考图2，本实施例可进一步具有一金属氧化半导体结构280 (以下简称为MOS结构)置于接地端130与二极管联结220之间，所述的结构包含一位于基板100中具有第一导电型的第三井281，一位于第三井281中具有第二导电型的第三掺杂区286，一位于第三井281中具有第二导电型的第四掺杂区287，以及一位于第三掺杂区286与第四掺杂区287之间的闸极288。其中，第三掺杂区286电耦接于二极管组件225的第二端224，第四掺杂区287电耦接于第二掺杂区290。闸极288电耦接于接地端130且可与第四掺杂区287共同接地。MOS结构280可进一步包含一介于闸极288与第三掺杂区286之间的第二闸极289，第二闸极289可依需要选择性地与Vdd耦接。
[0060]图4描述一实施例具有一介于二极管联结220与第二掺杂区290之间的保护环结构300，所述的保护环结构300也可设置于二极管联结220与MOS结构280之间。保护环结构300有一第四井310，一位于第四井310中的第五掺杂区320，以及一位于基板100中的第六掺杂区340。在本实施例中，第四井310是一 N型井，第五掺杂区320是一 N+掺杂区。第五掺杂区可电耦接于V dd的电压藉以捕捉在基板100中流动的电子，第六掺杂区340可为一 P+掺杂区并电耦接于接地端130以用来捕捉在基板100中流动的正电荷如电洞。
[0061]图5描述另一实施例，一静电放电保护电路30至少包含一具有第一导电型的基板100，一位于基板100中具有第二导电型的第一井200，与一位于第一井200中具有第一导电型的第二井210。在本实施例中，第一导电型为P型，第二导电型为N型。在第二井210中，还有一 P型的第一掺杂区222与一 N型的第二掺杂区224，其中第一掺杂区222电耦接于输入垫110。进一步言，在第一井200中有一 N+的第三掺杂区240，在基板100中有一 P+的第四掺杂区290，N+的第三掺杂区240电耦接于输入垫110且P+的第四掺杂区290电耦接于接地端130。由于说明书中皆为例示，实施例可有多于一个的第二井210位于第一井200中并且排列于第一个第二井210之后。每一个第二井210都有其所对应的P型第一掺杂区222与N型的第二掺杂区224，并以如图5所示串联相接。对于只有一个第二井210的实施例而言，N型的第二掺杂区224电耦接于接地端130，对于一串联连结的第二井210而言，最右边的第二井210中的N型的第二掺杂区224电耦接于接地端130。第二井210、第一掺杂区222与第二掺杂区224形成一第一二极管225，其中第一掺杂区222是第一二极管225的第一端，第二掺杂区224是第一二极管225的第二端。P+的第四掺杂区290、基板100、第一井200与N+的第三掺杂区240形成一第二二极管，其中P+的第四掺杂区290为所述第二二极管的第一端且N+的第三掺杂区240为所述第二二极管的第二端。
[0062]本实施例提供了两条静电放电电流的主要放电路径使静电放电电流得以散逸，其中一个通道为自输入垫110导入，到第一掺杂区222，再至第二井210中，接着到第二掺杂区224，最后到接地端130。另一个通道为自第四掺杂区290，至基板100，再至第一井200中与第三掺杂区240,最后到输入垫110。第二种通道又称为负压(negative stress)型静电放电通道以用来与自输入垫110导入的静电放电通道有所区别
[0063]由于第一井200将第二井210环绕，且第三掺杂区240与第一掺杂区222共同电耦接于输入垫110，因此当有一偏压施加在输入垫110上时，对于第一井200与第二井210接合面并不会产生一正向偏压。因此，自第二井210流至第一井200的漏电流将会大幅减低。在图6所示的另一实施例中，可进一步加入一阻抗270介于第一掺杂区222与输入垫110之间以在第一井200与第二井210接合面上有更大的压差，因此可有更大的电位差来防止漏电流自第二井210流至第一井200中。
[0064]本实施例可进一步有一位于基板100中具有P型的第三井281，一位于第三井281中具有N型的第五掺杂区286，与一位于第三井281中具有N型的第六掺杂区287。第五掺杂区286电耦接于第二掺杂区224且第六掺杂区287电耦接于第四掺杂区290。又有一介于第五与第六掺杂区之间的闸极288电耦接于接地端130。本实施例可再包含另一介于闸极288与第五掺杂区286之间的闸极289，其中闸极289电耦接于Vdd。
[0065]图7描述另一实施例进一步具有一位于基板100中的N型第四井310且第四井310介于N+第二掺杂区224与P+第四掺杂区290之间，本实施例也包含一位于第四井310中具有N型的第七掺杂区320以及一位于基板100中具有P型的第八掺杂区340，其中所述的第八掺杂区340介于第二掺杂区224与第四掺杂区290之间，或介于第二掺杂区224与五掺杂区286之间。
[0066]本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为以下的申请专利范围所涵盖。
【权利要求】
1.一静电放电保护电路与一输入垫连结，其中该静电放电保护电路包含: 一具有第一导电型的基板； 一位于该基板中并具有第二导电型的第一井； 一位于该第一井中并具有第一导电型的第二井； 一位于该第二井中并具有第一导电型的第一掺杂区，该第一掺杂区与该输入垫电耦接； 一位于该第二井中并具有第二导电型的第二掺杂区； 一位于该第一井中并具有第二导电型的第三掺杂区，该第三掺杂区与该输入垫电耦接；以及 一位于该基板中并具有第一导电型的第四掺杂区。
2.如申请专利范围第1项所述之静电放电保护电路，其中静电放电电流是藉由该第四掺杂区与该输入垫间的通道进行放电。
3.如申请专利范围第1项所述之静电放电保护电路，其中在该第一井中所形成的电位较该第二井中为高。
4.如申请专利范围第2项所述之静电放电保护电路，进一步包含一第一二极管，其中该第一掺杂区为该二极管的第一端且该第二掺杂区为该二极管的第二端。
5.如申请专利范围第4项所述之静电放电保护电路，其中该静电放电电流的放电过程依序自该输入垫至该第一掺杂区，接着自该第一掺杂区至该第二掺杂区，再自第二掺杂区至接地。
6.如申请专利范围第2项所述之静电放电保护电路，其中静电放电电流的放电过程依序自该第四掺杂区至该基板，接着自该基板至该第一井，再自该第一井至该第三掺杂区。
7.如申请专利范围第4项所述之静电放电保护电路，进一步包含一第二二极管，其中该第四掺杂区为该第二二极管的第一端且该第三掺杂区为该第二二极管的第二端，静电放电电流是自该第一端放电至该第二端。
8.如申请专利范围第I项所述之静电放电保护电路，进一步包含: 一位于基板中并为第一导电型的第三井； 一位于第三井中并为第二导电型的第五掺杂区； 一位于第三井中并为第二导电型的第六掺杂区； 一位于该第五掺杂区与第六掺杂区之间的闸极； 一位于基板中并为第二导电型的第四井，该第四井介于该第二掺杂区与第四掺杂区间； 一位于第四井中且为第二导电型的第七掺杂区；以及 一第一导电型的第八掺杂区，其中该第五掺杂区电耦接该第二掺杂区且该第六掺杂区电连接该第四掺杂区，且该第八掺杂区位于该第二掺杂区与第四掺杂区之间。
9.如申请专利范围第I项所述之静电放电保护电路，进一步包含一介于输入垫与第一掺杂区间的阻抗。
10.一静电放电保护电路与一输入垫连结，其中该静电放电保护电路包含: 一具有第一导电型的基板； 一位于该基板中并具有第二导电型的第一井；一位于该第一井中的二极管组件，该二极管组件包含一具有第一导电型的第一端与一具有第二导电型的第二端，其中该第一端电耦接于该输入垫； 一具有第二导电型且位于该第一井中的第一掺杂区，该第一掺杂区电稱接于该输入垫；以及 一具有第一导电型且位于该基板中的第二掺杂区，该第二掺杂区电耦接于接地。
11.如申请专利范围第10项所述之静电放电保护电路， 其中在输入垫与第二掺杂区间有一通道供静电放电电流放电。
12.如申请专利范围第10项所述之静电放电保护电路，其中在该第一井中所形成的电位较该第二井中为高。
13.如申请专利范围第11项所述之静电放电保护电路，其中该静电放电电流的放电通道依序自该输入垫至该二极管组件，接着自该二极管组件至接地。
14.如申请专利范围第11项所述之静电放电保护电路，其中该静电放电电流的放电通道依序自该第二掺杂区至至该基板，接着自该基板至该第一井，再自该第一井至该第一掺杂区，再自该第一掺杂区至该输入垫。
15.如申请专利范围第14项所述之静电放电保护电路，其中该信道包含一第二二极管。
16.如申请专利范围第11项所述之静电放电保护电路，进一步包含: 一位于该基板中并为该第一导电型的第三井； 一位于该第三井中并为该第二导电型的第三掺杂区； 一位于该第三井中并为该第二导电型的第四掺杂区， 一位于该第三掺杂区与第四掺杂区之间的闸极； 以及 一 NMOS结构，该NMOS结构介于该二极管组件与该第二掺杂区之间，其中该第三掺杂区电耦接该二极管组件的第二端且该第四掺杂区电连接该第二掺杂区。
17.如申请专利范围第16项所述之静电放电保护电路，进一步包含: 一阻抗介于该输入垫与该二极管组件的第一端之间；以及 一保护环结构，该保护环结构介于该二极管组件与该第二掺杂区之间，其中该保护环结构包含一第四井，一位于该第四井中的第五掺杂区，以及一位于该基板中的第六掺杂区。
【文档编号】H01L27/02GK103811482SQ201210458962
【公开日】2014年5月21日 申请日期:2012年11月14日 优先权日:2012年11月14日
【发明者】何介暐, 许杞安, 俞军军, 郝晗 申请人:旺宏电子股份有限公司