专利名称：一种用于esd保护的低压触发scr器件的制作方法
—种用于ESD保护的低压触发SCR器件技术领域
本发明创造涉及一种可用于65nm半导体工艺的静电保护(ESD)器件，特别涉及低电压触发的SCR器件。
背景技术：
静电放电(ESD, Electron Static Discharge)是当一个集成电路的管脚浮接时， 大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。
ESD现象的模型主要有四种人体放电模型(HBM)、机械放电模型(丽)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。为了达到保护芯片抵御静电打击的目的，目前已有多种静电防护器件被提出。在集成电路中，二极管、GGNMOS、SCR 等都可以用来充当ESD保护器件，其中可控硅器件(SCR)是最具有效率的ESD保护器件之一ο可控娃(Silicon controlled rectifier - SCR),又叫晶闸管，由于其维持电压很低， 所以能够承受很高的ESD电流，因此，SCR天然具有高的ESD鲁棒性。相较其他ESD保护器件，SCR器件的单位面积ESD保护能力最强。
常规的SCR器件，如图I所示，P型衬底上设有N阱和P阱，N阱和P阱上分别设有N+和P+两个注入区，所有注入区之间用浅沟槽(STI)隔离，有一个浅沟槽(STI)跨接在 N阱和P阱之间。此种结构的SCR器件被用于ESD防护存在的缺点是开启电压Vtl可以表不为Nwell/P-well PN结的反向击穿电压，此电压一般比较大，大于MOSFET的栅击穿电压。也就是触发电压太高。
随着器件的特征尺寸的缩小，电路的工作电压也不断下降，为了将可控硅ESD防护器件的触发电压降低到可观的电压值内，研制低压触发SCR器件是本领域的技术人员不断研究的课题。发明内容
为了解决以上问题，本发明创造提供一种采用新型技术减小器件的ESD触发电压的用于ESD保护的低压触发SCR器件。
为了实现上述目的，本发明创造采用的技术方案是一种用于ESD保护的低压触发SCR器件，包括P型衬底，P型衬底上设置N阱，设有第一 PM0S、第二 PMOS和第三PM0S。
在N阱上设有第一 N+注入区和第一 P+注入区，第一 P+注入区临近N阱和P型衬底的交界处。也就是N阱的触发点第一 N+注入区应设计在第一 P+注入区的外边。
在P型衬底上设有第二 N+注入区和第三P+注入区，第二 N+注入区临近N阱和P型衬底的交界处；也就是第三P+注入区衬底接触应设计在第二 N+注入区的外边。
第一 P+注入区接阳极，作为第三PMOS的源，第二 P+注入区作为第三PMOS的漏跨接在N阱和P型衬底之间。
第一 PMOS栅接阳极，漏接阴极，源接N阱的第一 N+注入区，衬底接电路的Vdd。
第二 PMOS栅接阳极，漏接阴极，源接第三PMOS的栅，衬底接电路的Vdd。
第二 N+注入区和第三P+注入区均接阴极。
常规SCR器件的开启电压Vtl可以表示为Nwell/P-well PN结的反向击穿电压，此电压一般比较大，大于MOSFET的栅击穿电压。如果用常规SCR器件作为ESD保护器件，必须降低SCR的触发电压，使其小于MOSFET的栅击穿电压，从而实现ESD器件在栅没击穿前被触发开通以泻放ESD电流。
本发明创造采用第一 PMOS和第二 PMOS分别进行衬底触发和栅触发以减小SCR器件的ESD触发电压。ESD来临之后，ESD脉冲信号施加在阳极和阴极之间，第一 PMOS和第二 PMOS首先被触发导通。第一 PMOS开通之后，给Nwell施加一触发电流，起到衬底触发SCR 器件的作用；第二 PMOS开通之后给第三PMOS —触发电压，第二 PMOS的导通电流触发第三 PMOS导通，第三PMOS进一步减小了 SCR的触发电压。Nwell的触发电流和第三PMOS沟道电流触发晶闸管导通，晶闸管电流(SCR current)导通大部分ESD电流,从而实现了 ESD保护。本发明创造通过衬底触发和栅触发技术大大减小了 SCR器件的ESD触发电压。
图I是常规SCR器件剖面图。
图2是本发明创造SCR器件剖面图。
图3是本发明创造SCR器件TLP测试结果。
具体实施方式
如图2所示，一种用于ESD保护的低压触发SCR器件，包括P型衬底(7 )，P型衬底(7)上设置 N 阱(6)，设有第一 PMOS (20)、第二 PMOS (30)和第三 PMOS (40)。
在N阱(6)上设有第一 N+注入区(I)和第一 P+注入区(2)，第一 P+注入区(2)临近N阱(6)和P型衬底(7)的交界处。也就是，为了使N阱(6)触发效果更明显，N阱(6)触发点第一 N+注入区(I)设计在第一 P+注入区(2)的外边。
在P型衬底(7)上设有第二 N+注入区(3)和第三P+注入区(4)，第二 N+注入区(3)临近N阱(6)和P型衬底(7)的交界处；也就是，为了使衬底接触不受SCR电流影响，第三P+注入区(4)衬底接触设计在第二 N+注入区(3)的外边。
第一 P+注入区(2)接阳极，接ESD高电压。第二 N+注入区(3)接阴极，接ESD低电压。第三P+注入区(4)接阴极，接ESD低电压。
第一 P+注入区(2)作为第三PM0S(40)的源，设计在N阱(6)里。为了使第三PMOS(40)的导通电流能起到触发SCR导通的作用，作为第三PMOS (40)的漏的第二 P+注入区(5)跨接在N阱(6)和P型衬底(7)之间。SCR电流路径为第一 P+注入区(2)、N阱(6)、P 型衬底(7)、第二 N+注入区(3)。
第一 PMOS (20)栅接阳极，漏接阴极，源接N阱(6)的第一 N+注入区(I )，衬底接电路的Vdd。使第一 PMOS (20)能够在ESD脉冲到达之后快速被触发开通。
第二 PMOS (30)栅接阳极，漏接阴极，源接第三PMOS (40)的栅，衬底接电路的Vdd。 使第二 PMOS (30)能够在ESD脉冲到达之后快速被触发开通。
ESD来临之后，由于第一 PMOS (20)的触发电压比较低，第一 PMOS (20)首先被触发导通。第一 PMOS (20)导通后从第一 N+注入区(I)抽取电流，此抽取电流正是晶闸管的 N阱(6)触发电流。
ESD来临之后，由于第二 PMOS (30)的触发电压比较低，第二 PMOS (30)首先被触发导通。第二 PMOS (30)被导通后，给第三PMOS (40)的栅上施加一低电平电压(Gnd)，然后第三PMOS (40)导通，第三PMOS (40)导通后，在第一 P+注入区(2)和第二 P+注入区(5) 之间产生沟道电流，此沟道电流正好流经N阱(6 )和P型衬底(7 )之间，于是充当了 SCR的触发电流，从而大大减小了 SCR的触发电压。SCR不再依靠N阱和P型衬底之间的击穿电压触发，而依靠第三PMOS (40)的沟道电流触发。
本发明创造为了形成有效的SCR电流通路，第一 P+注入区(2)接阳极Anode，接 ESD高电压。第二 N+注入区(3)接阴极Cathode，接ESD低电压。为了使衬底形成正确的偏置，第三P+注入区(4)接阴极Cathode，接ESD低电压。
本发明创造用于ESD保护的低压触发SCR器件的TLP测试结果如图3所示。
权利要求
1.一种用于ESD保护的低压触发SCR器件，包括P型衬底(7)，P型衬底(7)上设置N 讲(6)，其特征在于设有第一 PMOS (20)、第二 PMOS (30)和第三PMOS (40)；在N阱(6)上设有第一 N+注入区(I)和第一 P+注入区(2)，第一 P+注入区(2)临近N 阱(6)和P型衬底(7)的交界处；在P型衬底(7)上设有第二 N+注入区(3)和第三P+注入区(4)，第二 N+注入区(3)临近N阱(6)和P型衬底(7)的交界处；第一 P+注入区(2)接阳极，作为第三PMOS (40)的源，第二 P+注入区(5)作为第三 PMOS (40)的漏跨接在N阱(6)和P型衬底(7)之间；第一 PMOS (20)栅接阳极，漏接阴极，源接N阱(6)的第一 N+注入区(1)，衬底接电路的 Vdd ；第二 PMOS (30)栅接阳极，漏接阴极，源接第三PMOS (40)的栅，衬底接电路的Vdd; 第二 N+注入区(3)和第三P+注入区(4)均接阴极。
全文摘要
本发明公开了一种用于ESD保护的低压触发SCR器件。本发明创造采用第一PMOS和第二PMOS分别进行衬底触发和栅触发，从而降低SCR器件的触发电压。ESD脉冲信号施加在Anode和Cathode之间，第一PMOS和第二PMOS首先被触发导通，第一PMOS开通之后，给Nwell施加一触发电流，第二PMOS开通之后给第三PMOS施加一触发电压。第一PMOS施加的Nwell触发电流和第三PMOS的沟道电流触发晶闸管导通，晶闸管电流(SCRcurrent)导通大部分ESD电流，从而实现了ESD保护。
文档编号H01L27/02GK102938403SQ20121049325
公开日2013年2月20日 申请日期2012年11月28日 优先权日2012年11月28日
发明者蔡小五, 魏俊秀, 梁超, 闫明, 吕川, 刘兴辉, 高哲, 郭红梅 申请人:辽宁大学