专利名称：具有对芯片内部低噪声干扰的静电放电防护电路的制作方法
技术领域：
本发明涉及集成电路领域，特别是涉及一种具有对芯片内部低噪声干扰的静电放电防护电路。
背景技术：
现行的半导体芯片的输入/输出端口以及电源端口处均会设置静电放电(ESD)保护电路，以防护半导体芯片免于外界静电所产生的高电压破坏。一个常见的ESD防护电路及其邦定(Bonding)线有效电路如图I所示，其中，左半部分为ESD防护电路，右半部分是芯片内部的焊盘(PAD)通过Bonding线连接到封装引脚(PIN脚)的等效电路图。该ESD防护电路由二极管连接的PMOS管Pl和NMOS管NI串接而成，PMOS管Pl的源端(source)、栅端(gate)与体端(body)连接在VDDA焊盘,封装时,该VDDA焊盘通过Bonding线连接VDD引脚，NMOS管NI的源端、栅端与体端连接在GNDA焊盘，封装时，该GNDA焊盘通过Bonding线连接GND引脚，PMOS管Pl的漏端(drain)与NMOS管NI的漏端相连，并连接输入/输出(In/Out)焊盘(PAD)封装时,该In/Out焊盘通过Bonding线连接1/0引脚。由于该ESD防护电路与芯片的主电路共用高电平VDDA和地电平GNDA。为了减小对主电路的影响，通常ESD防护电路和主电路分别从VDDA PAD、及GNDA PAD上引出各自所需VDD电平及GND电平，即二者采用开尔文连接(Kelvin Connection)方式。但该处理方式存在缺陷,尤其当1/0引脚接入高频信号时，该高频信号经过Bonding线的寄生电感L2之后，会产生严重的高频噪声，该噪声通过PMOS管Pl及NMOS管NI各自漏端与栅端的寄生电容(Cgd)耦合至VDDA焊盘和GNDA焊盘，进而进入主电路，甚至会造成主电路无法正常工作。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有对芯片内部低噪声干扰的静电放电防护电路。为实现上述目的及其他相关目的，本发明提供一种具有对芯片内部低噪声干扰的静电放电防护电路，其设置在芯片中，所述芯片还包括主电路及连接所述主电路的第一电源端及第一接地端；所述静电放电防护电路至少包括连接所述主电路的静电放电防护电路单元；连接所述主电路的第一电源端及第一接地端；连接所述静电放电防护电路单元的第二电源端及第二接地端；多条邦定线，分别将所述第一电源端连接至第一电源引脚、第一接地端连接至第一接地引脚、所述第二电源端连接至第二电源引脚、第二接地端连接至第二接地引脚。优选地，当第一电源端与第二电源端各自接入的电压电位相等时，第一电源引脚与第二电源引脚为同一引脚。优选地，当第一接地端与第二接地端各自接入的地电位相等时，第一接地引脚与第二接地引脚为同一引脚。
优选地，静电放电防护电路单元连接所述主电路的信号输入端、第一电源端及第
一接地端。优选地，当第一电源端与第二电源端各自接入的电压电位相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管。优选地，当第一接地端与第二接地端各自接入的地电位相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管。优选地，当第一电源端与第二电源端各自接入的电压电位不相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管链。优选地，当第一接地端与第二接地端各自接入的地电位不相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管链。如上所述，本发明的具有对芯片内部低噪声干扰的静电放电防护电路，具有以下有益效果降低芯片内的电路所受到的噪声干扰。
图I显示为现有技术中的ESD防护电路及Bonding线等效电路示意图。图2显示为本发明的具有对芯片内部低噪声干扰的静电放电防护电路示意图。图3与图4显示为本发明的具有对芯片内部低噪声干扰的静电放电防护电路的电源/地电平之间的电路示意图。元件标号说明
I芯片
II主电路
12静电放电防护电路单元
13第一电源端
14第-·接地端
15第.......电源端
16第二接地端171、172、173、174、175 邦定线
具体实施例方式以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。请参阅图2至图4。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。如图所示，本发明提供一种具有对芯片内部低噪声干扰的静电放电防护电路，其设置在芯片I中。所述芯片I至少包括主电路11、连接所述主电路11的静电放电防护电路单元12 (即ESD防护电路)、第一电源端13、第一接地端14、第二电源端15、第二接地端
16以及邦定线(Bonding 线)171、172、173、174、175。所述主电路11包括集成在半导体基底上的电路，其作为芯片I的核心，能实现预定功能及用途，例如，微处理芯片包含的主电路能实现控制、逻辑运算等功能。本领域技术人员应该理解所述主电路，故在此不再予以详述。所述ESD防护电路12连接所述主电路11，用于防护芯片I免于外界静电所产生的高电压的破坏。优选地，所述ESD电路12包括串接的PMOS管P11和NMOS管N11,其中，PMOS管P11的源端(source)、栅端(gate)与体端(body)相连接,NMOS管N11的源端、栅端与体端相连接，PMOS管P11的漏端(drain)与NMOS管N11的漏端相连后，再连接主电路11的信号输入端(input)。所述第一电源端13与第一接地端14连接所述主电路11。例如，如图2所示，所述第一电源端13为连接主电路11的VDDA焊盘，所述第一接地端14为连接主电路11的GNDA焊盘。所述第二电源端15与第二接地端16连接所述静电放电防护电路12。例如，如图2所示，所述第二电源端15为连接所述静电放电防护电路单元12的VDDE焊盘，所述第二接地端16为连接所述静电放电防护电路单元12的GNDE焊盘。所述邦定线171将所述第一电源端13连接至第一电源引脚VDD1，所述邦定线172将所述第一接地端14连接至第一接地引脚GND1，所述邦定线173将所述第二电源端15连接至第一电源引脚VDD2，所述邦定线174将所述第一接地端16连接至第二接地引脚GND2，所述邦定线175将所述信号输入端(input)连接至信号输入引脚IN ;其中，每一绑定线的等效电路如图2所示。作为一种优选方式，当第一电源端13与第二电源端15各自接入的电压电位相等时，第一电源引脚VDDl与第二电源引脚为同一引脚VDD2。作为一种优选方式，当第一接地端14与第二接地端16各自接入的地电位相等时，第一接地引脚GNDl与第二接地引脚GND2为同一引脚。作为一种优选方式，当第一电源端13与第二电源端15各自接入的电压电位相等时，所述静电放电防护电路单元12包括连接在第一电源端13与第二电源端15之间的一对
背靠背的二极管。例如，如图3所示，所述静电放电防护电路单元12包括连接在VDDA焊盘与VDDE焊盘之间的二极管DpD215作为一种优选方式，当第一接地端14与第二接地端16各自接入的地电位相等时，所述静电放电防护电路单元12包括连接在第一接地端14与第二接地端16之间的一对背
靠背的二极管。例如，如图3所示，所述静电放电防护电路单元12包括连接在GNDA焊盘与GNDE焊盘之间的二极管D3、D4。
作为一种优选方式，当第一电源端13与第二电源端15各自接入的电压电位不相等时，所述静电放电防护电路单元12包括连接在第一电源端13与第二电源端15之间的一
对背靠背的二极管链。 例如，如图4所示，所述静电放电防护电路单元12包括连接在VDDA焊盘与VDDE焊盘之间的二极管链Dn、D12、……Dln、以及二极管链D21、D22、……D2n，其中，η的取值由VDDA焊盘与VDDE焊盘各自接入的电压的电位差来决定。作为一种优选方式，当第一接地端14与第二接地端16各自接入的地电位不相等时，所述静电放电防护电路单元12包括连接在第一接地端14与第二接地端16之间的一对
背靠背的二极管链。例如，如图4所示，所述静电放电防护电路单元12包括连接在GNDA焊盘与GNDE焊盘之间的二极管链D31、D32、……D3m、以及二极管链D41、D42、……D4m，其中，m的取值由GNDA焊盘与GNDE焊盘各自接入的地电压的电位差来决定。需要说明的是，为简化图示，图2中仅示出静电放电防护电路单元12的一部分，其中，连接第一电源端13、第一接地端14的一部分未示出，在此予以叙明。综上所述，本发明的具有对芯片内部低噪声干扰的静电放电防护电路的电源端与接地端与主电路的电源端及接地端是独立的，信号输入端IN将噪声耦合到ESD防护电路的电源端与接地端，但不会直接影响主电路的电源端及接地端；而且，信号输入端IN接入的噪声信号经过ESD防护电路后输入主电路的MOS器件的栅端，这种栅隔离的技术也减小了噪声对主电路的干扰。若ESD防护电路的高/地电平与芯片主电路的高/地电平等电位，则芯片封装时，两焊盘VDDE和VDDA可通过Bonding线连接同一电源引脚，两焊盘GNDE和GNDA连接同一接地引脚。这不仅减少了引脚的个数，而且这种引脚处的开尔文连接方式，相较现有的焊盘处的开尔文连接方式，大大减小了对主电路的噪声干扰。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
权利要求
1.一种具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于，所述具有对芯片内部低噪声干扰的静电放电防护电路设置在芯片中，所述芯片还包括主电路及连接所述主电路的第一电源端及第一接地端；所述静电放电防护电路至少包括连接所述主电路的静电放电防护电路单元；连接所述静电放电防护电路单元的第二电源端及第二接地端；多条邦定线，分别将所述第一电源端连接至第一电源引脚、第一接地端连接至第一接地引脚、所述第二电源端连接至第二电源引脚、第二接地端连接至第二接地引脚。
2.根据权利要求I所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一电源端与第二电源端各自接入的电压电位相等时，第一电源引脚与第二电源引脚为同一引脚。
3.根据权利要求I所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一接地端与第二接地端各自接入的地电位相等时，第一接地引脚与第二接地引脚为同一引脚。
4.根据权利要求I所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于静电放电防护电路单元连接所述主电路的信号输入端、第一电源端及第一接地端。
5.根据权利要求I或4所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一电源端与第二电源端各自接入的电压电位相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管。
6.根据权利要求I或4所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一接地端与第二接地端各自接入的地电位相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管。
7.根据权利要求I或4所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一电源端与第二电源端各自接入的电压电位不相等时，所述静电放电防护电路单元包括连接在第一电源端与第二电源端之间的一对背靠背的二极管链。
8.根据权利要求I或4所述的具有对芯片内部低噪声干扰的静电放电防护电路，其特征在于当第一接地端与第二接地端各自接入的地电位不相等时，所述静电放电防护电路单元包括连接在第一接地端与第二接地端之间的一对背靠背的二极管链。
全文摘要
本发明提供一种具有对芯片内部低噪声干扰的静电放电防护电路。该静电放电防护电路设置在芯片中，该芯片还包括主电路及连接所述主电路的第一电源端及第一接地端；所述静电放电防护电路至少包括连接所述主电路的静电放电防护电路单元；连接所述静电放电防护电路单元的第二电源端及第二接地端；以及多条邦定线，分别将所述第一电源端连接至第一电源引脚、第一接地端连接至第一接地引脚、所述第二电源端连接至第二电源引脚、第二接地端连接至第二接地引脚。本发明的优点包括能有效降低主电路所受到的噪声干扰。
文档编号H01L27/02GK102945847SQ20121050066
公开日2013年2月27日 申请日期2012年11月29日 优先权日2012年11月29日
发明者王倩, 陈后鹏, 许伟义, 蔡道林, 金荣, 宋志棠 申请人:中国科学院上海微系统与信息技术研究所