FinFET及其制造方法
【专利摘要】公开了一种FinFET及其制造方法。该制造FinFET的方法包括：在半导体衬底上形成第一半导体层；在第一半导体层上形成第二半导体层；在第二半导体层上形成顶部保护层；图案化第二半导体层以形成半导体鳍片；在半导体鳍片的侧面形成侧壁保护层；对第一半导体层掺杂以形成掺杂穿通阻止层；去除顶部保护层和侧壁保护层；形成横跨半导体鳍片的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅极电介质将栅极导体和半导体鳍片隔开；形成围绕栅极导体的栅极侧墙；以及在半导体鳍片位于栅堆叠两侧的部分中形成源区和漏区。掺杂穿通阻止层将半导体鳍片和半导体衬底隔开，从而可以容易地控制半导体鳍片的高度并且断开源区和漏区之间经由半导体衬底的漏电流路径。
【专利说明】FinFET及其制造方法
【技术领域】
[0001]本发明涉及半导体技术，更具体地，涉及FinFET及其制作方法。
【背景技术】
[0002]随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
[0003]在批量生产中，与使用SOI晶片相比，使用半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。
[0004]在半导体鳍片下方的半导体衬底中形成掺杂穿通阻止层(punch-through-stopper layer),可以减小源区和漏区之间的漏电流。然而，为了形成穿通阻止层而执行的离子注入可能在半导体鳍片的沟道区中引入不期望的掺杂剂。该附加的掺杂使得在FinFET的沟道区中存在着随机掺杂浓度波动。
[0005]由于半导体鳍片的高度变化和随机掺杂浓度波动，FinFET的阈值电压不期望地发生随机变化。
【发明内容】
[0006]本发明的目的是在基于半导体衬底的FinFET中减小源区和漏区之间的漏电流，并且减小阈值电压的随机变化。
[0007]根据本发明的一方面，提供一种制造FinFET的方法，包括:在半导体衬底上形成第一半导体层；在第一半导体层上形成第二半导体层；在第二半导体层上形成顶部保护层；图案化第二半导体层以形成半导体鳍片；在半导体鳍片的侧面形成侧壁保护层；对第一半导体层掺杂以形成掺杂穿通阻止层；去除顶部保护层和侧壁保护层；形成横跨半导体鳍片的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅极电介质将栅极导体和半导体鳍片隔开；形成围绕栅极导体的栅极侧墙；以及在半导体鳍片位于栅堆叠两侧的部分中形成源区和漏区。
[0008]根据本发明的第二方面，提供一种FinFET，包括:半导体衬底；位于半导体衬底上的掺杂穿通阻止层；位于掺杂穿通阻止层上的半导体鳍片；横跨半导体鳍片的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅极电介质将栅极导体和半导体鳍片隔开；以及位于半导体鳍片两端的源区和漏区，其中掺杂穿通阻止层和半导体鳍片分别由半导体衬底上的不同半导体层形成。
[0009]优选地，采用应力作用层形成源区和漏区，从而向半导体鳍片中的沟道区施加合适的应力。[0010]优选地，去除栅极导体和/或栅极电介质，并且形成替代栅极导体和/或替代栅极电介质。
[0011]在本发明的FinFET中，采用掺杂穿通阻止层将半导体鳍片和半导体衬底隔开，从而可以容易地控制半导体鳍片的高度并且断开源区和漏区之间经由半导体衬底的漏电流路径。并且，在形成该FinFET的过程中，采用顶部保护层和侧壁保护层避免对半导体鳍片的不期望的掺杂，从而可以减小阈值电压的随机变化。在一个优选的实施例中，在应力作用层中形成的源区和漏区可以向半导体鳍片中的沟道区施加合适的应力以提供载流子的迁移率。在另一个或进一步优选的实施例中，采用后栅工艺形成栅堆叠，从而获得高质量的栅极电介质和期望的功函数。
【专利附图】
【附图说明】
[0012]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0013]图1-9是示出了根据本发明的一个实施例的制造半导体器件的方法的各个阶段的半导体结构的示意图。
[0014]图10-11示出了根据本发明的一个优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
[0015]图12示出了根据本发明的进一步优选实施例的制造半导体器件的方法的一部分阶段的半导体结构的示意图。
【具体实施方式】
[0016]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0017]为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0018]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0019]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
[0020]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0021]除非在下文中特别指出，MOSFET的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸盐例如包括HfSiOx，铝酸盐例如包括LaAlO3,钛酸盐例如包括SrTiO3,氧氮化物例如包括SiON。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
[0022]本发明可以各种形式呈现，以下将描述其中一些示例。
[0023]参照图1-9描述根据本发明的一个实施例的制造半导体器件的方法的示例流程，其中，在图8a-9a中示出了半导体结构的俯视图及截面图的截取位置，在图1_7、8b_9b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图8c-9c中示出在半导体鳍片的长度方向上沿线B-B截取的半导体结构的截面图。
[0024]如图1所示，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体衬底101 (例如Si衬底)依次外延生长第一半导体层102 (例如，SiGe)和第二半导体层103 (例如，Si)，然后进一步形成顶部保护层104 (例如，氮化硅)。在一个示例中，第一半导体层102是Ge的含量约为原子百分比5-20 %、厚度约为10-30nm的SiGe层。在一个示例中，第二半导体层103例如是厚度约为20_100nm的Si层。在一个示例中，顶部保护层104例如是厚度约为50-100nm的氮化硅层。
[0025]正如下文将要描述的，第二半导体层103将形成半导体鳍片。第二半导体层103的厚度对应于半导体鳍片的高度。因此，可以根据设计要求控制外延生长工艺，以获得所需厚度的第二半导体层103，从而控制最终的半导体鳍片的高度。
[0026]然后，例如通过旋涂在顶部保护层104上形成光致抗蚀剂层PR1，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层PRl形成用于限定半导体鳍片的形状(例如，条带)的图案。
[0027]采用光致抗蚀剂层PRl作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，从上至下去除顶部保护层104、第二半导体层103和第一半导体层102的暴露部分,如图2所不。由于蚀刻的选择性，或者通过控制蚀刻时间，使得该蚀刻步骤停止在半导体衬底101的顶部。可以多个步骤的蚀刻分别蚀刻不同层。在一个示例中，第一步蚀刻包括采用反应离子蚀刻，使用一种合适的蚀刻剂，相对于第一半导体层102去除上面的顶部保护层104和第二半导体层103的暴露部分，第二步蚀刻包括采用反应离子蚀刻，使用另一种合适的蚀刻剂，相对于半导体衬底101去除上面的第一半导体层102的暴露部分。
[0028]该蚀刻将第二半导体层103图案化成半导体鳍片103'。在图2所示的示例中，半导体鳍片103’的形状为条带，其长度沿着垂直于纸面的方向，其宽度沿着纸面内的横向方向，其高度沿着纸面内的垂直方向。
[0029]然后，通过在溶剂中溶解或灰化去除光致抗蚀剂层PRl。例如通过化学氧化或热退火，在半导体衬底101的表面以及第一半导体层102和半导体鳍片103’的侧面上形成氧化物层。在一个示例中，该氧化物层的厚度约为10-20nm。
[0030]通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氧化物层在半导体衬底101的暴露表面上横向延伸的部分，使得氧化物层位于第一半导体层102和半导体鳍片103’的侧面上的垂直部分保留，从而形成侧壁保护层105，如图3所示。结果，半导体鳍片103’的顶部覆盖有顶部保护层104，侧面覆盖有侧壁保护层105。
[0031]然后，在半导体衬底101中形成掺杂区101’，并且使得掺杂剂从掺杂区101’扩散到上面的第一半导体层102中以形成掺杂穿通阻止层102’，如图4所示。由于顶部保护层104和侧壁保护层105的存在，半导体鳍片103’在形成掺杂阻止层102’的过程中基本上未受到附加的掺杂。在一个示例中，该掺杂可以包括一个步骤，例如气相推入(gasphasedrive-1n),使得掺杂剂从半导体衬底101的暴露表面向内部扩散,并进一步向上面的穿通阻止层102扩散，从而在半导体衬底101中形成掺杂区101’和在穿通阻止层102中形成掺杂穿通阻止层102’。在另一个示例中，该掺杂可以包括两个步骤，首先采用离子注入或共形掺杂(conformaldoping)在半导体衬底101中形成掺杂区101’，然后采用热退火将掺杂剂推入(drive-1n)上面的穿通阻止层102中以形成掺杂穿通阻止层102’。由于杂质由暴露的表面向中间扩散，因此掺杂穿通阻止层102’存在着沿半导体鳍片的宽度方向的掺杂浓度分布，使得掺杂穿通阻止层102’中间部分的掺杂浓度小于两端部分的掺杂浓度。
[0032]针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B，在P型FinFET中可以使用N型掺杂剂，例如P、As。结果，掺杂穿通阻止层102’的掺杂类型与源区和漏区的掺杂类型相反，并且高于衬底中阱的掺杂浓度，从而可以断开源区和漏区之间的漏电流路径。
[0033]然后，采用顶部保护层104和侧壁保护层105作为硬掩模，通过上述已知的蚀刻工艺去除掺杂区101’的暴露部分，并且进一步蚀刻半导体衬底101至预定的深度，如图5所示。通过控制蚀刻的时间，可以控制半导体衬底101中的蚀刻深度。该蚀刻在半导体鳍片103’的两侧形成位于半导体衬底101中的开口。
[0034]然后，可以通过高密度等离子体沉积(HDP)工艺，在半导体结构的表面上形成第一绝缘层106 (例如，氧化硅)，以填充半导体鳍片103’两侧的开口。通过控制工艺淀积参数，使得第一绝缘层106在半导体鳍片103’的顶部上的部分厚度远远小于位于半导体鳍片103’之间的开口内的部分厚度，优选为半导体鳍片103’的顶部上的部分厚度小于位于半导体鳍片103’之间的开口内的部分厚度的三分之一，优选小于四分之一，且优选为第一绝缘层106在半导体鳍片103’的顶部上的部分的厚度小于半导体鳍片103’之间间距(即开口宽度)的一半。在本发明的一个实施例中，其中第一绝缘层106在开口内的部分的厚度大于80nm，第一绝缘层106位于半导体鳍片103’顶部的部分的厚度小于20nm。优选地，第一绝缘层106与先前形成的侧壁保护层105由相同的材料形成。因此，在图5中未单独示出侧壁保护层105，可以将侧壁保护层105是第一绝缘层106的一部分。该第一绝缘层106还覆盖顶部保护层104。
[0035]采用顶部保护层104作为硬掩模，通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层106，如图6所示。该蚀刻不仅去除第一绝缘层106位于半导体鳍片103’的顶部上的部分，而且减小第一绝缘层106位于半导体鳍片103’两侧的开口内的部分的厚度。控制蚀刻的时间，使得第一绝缘层106的表面低于掺杂穿通阻止层102’的顶部表面，从而可以完全暴露上面的半导体鳍片103’的侧面，并且使得第一绝缘层106的表面高于半导体衬底101中的顶部表面，使得该第一绝缘层106可以隔开半导体衬底101和将要形成的栅极导体。[0036]然后，通过上述已知的蚀刻工艺，相对于半导体鳍片103’和第一绝缘层106选择性地去除顶部保护层104。在一个示例中，半导体鳍片103’由Si组成，第一绝缘层106由氧化硅组成，顶部保护层104由氮化硅组成，则可以采用热磷酸进行该选择性蚀刻。该蚀刻暴露半导体鳍片103’的顶部表面。
[0037]通过上述已知的沉积工艺，在半导体结构的表面上形成栅极电介质107 (氧化硅或氮化硅)，如图7所示。在一个示例中，该栅极电介质107为约0.8-1.5nm厚的氧化硅层。栅极电介质107覆盖半导体鳍片103’的顶部表面和侧面。
[0038]然后，通过上述已知的沉积工艺，在半导体结构的表面上形成导体层(例如，掺杂多晶硅)。如果需要，可以对导体层进行化学机械抛光(CMP)，以获得平整的表面。
[0039]采用光致抗蚀剂掩模，将该导体层图案化为与半导体鳍片相交的栅极导体108，如图8a、8b和8c所示。栅极导体108和栅极电介质107—起形成栅堆叠。在图8a、8b和8c所示的示例中，栅极导体108的形状为条带，并且沿着与半导体鳍片的长度垂直的方向延伸。
[0040]然后，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于栅极导体108的侧面上的垂直部分保留，从而形成栅极侧墙109。通常，由于形状因子(例如栅极导体层(例如，掺杂多晶硅)的厚度大于两倍的鳍的高度，或者采用上大下小的鳍片形状)，半导体鳍片103’侧面上的氮化物层厚度比栅极导体108的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片103’侧面上的氮化物层。否则，半导体鳍片103’侧面上的氮化物层会影响后续源/漏的形成。可以采用附加的掩模进一步去除半导体鳍片103’侧面上的氮化物层。
[0041]采用栅极导体108和栅极侧墙109作为硬掩模，通过上述已知的蚀刻工艺，选择性地去除栅极电介质107的暴露部分，使得栅极电介质107位于栅极导体108和栅极侧墙109下方的部分保留，如图9a、9b和9c所示。该蚀刻暴露半导体鳍片103’位于栅极导体108两侧的部分的顶部表面和侧面。可以按照常规的工艺在半导体鳍片103’的暴露部分中形成源区和漏区。
[0042]参照图10-11描述根据本发明的优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图1Oa-1la中示出了半导体结构的俯视图及截面图的截取位置，在图1Ob-1lb中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图1Oc-1Ic中示出在半导体鳍片的长度方向上沿线B-B截取的半导体结构的截面图。
[0043]根据该优选实施例，在图9所示的步骤之后进一步执行图10和11所示的步骤以形成应力作用层，并且在应力作用层中形成源区和漏区。
[0044]通过上述已知的蚀刻工艺(例如，反应离子蚀刻)，相对于栅极侧墙109选择性地去除半导体鳍片103’位于栅极导体108两侧的部分，如图10a、10b和IOc所示。该蚀刻可以在掺杂穿通阻止层102’的顶部表面停止，或者进一步去除掺杂穿通阻止层102’的一部分(如图1Oc所示)。该蚀刻还可能去除栅极导体108的一部分。由于栅极导体108的厚度可以比半导体鳍片103’的高度大很多，因此，该蚀刻仅仅减小了栅极导体108的厚度，而没有完全去除栅极导体108 (如图1Oc所示)。[0045]然后，通过上述已知的沉积工艺，在掺杂穿通阻止层102’上外延生长应力作用层110，如图11a、Ilb和Ilc所示。应力作用层110还形成在栅极导体108上。该应力作用层110的厚度应当足够大，使得应力作用层110的顶部表面高于或等于半导体鳍片103’的顶部表面，以最大化在半导体鳍片103’施加的应力。
[0046]针对不同类型的FinFET可以形成不同的应力作用层110。通过应力作用层向FinFET的沟道区施加合适的应力，可以提高载流子的迁移率，从而减小导通电阻并提高器件的开关速度。为此，采用与半导体鳍片103’的材料不同的半导体材料形成源区和漏区，可以产生期望的应力。对于N型FinFET，应力作用层110例如是在Si衬底上形成的C的含量约为原子百分比0.2-2%的S1:C层，沿着沟道区的纵向方向对沟道区施加拉应力。对于P型FinFET，应力作用层110例如是在Si衬底上形成的Ge的含量约为原子百分比15-75%的SiGe层，沿着沟道区的纵向方向对沟道区施加压应力。
[0047]参照图12描述根据本发明的优选实施例的制造半导体器件的方法的一部分阶段的示例流程，其中，在图12a中示出了半导体结构的俯视图及截面图的截取位置，在图12b中示出在半导体鳍片的宽度方向上沿线A-A截取的半导体结构的截面图，在图12c中示出在半导体鳍片的长度方向上沿线B-B截取的半导体结构的截面图。
[0048]根据该优选实施例，在图11所示的步骤之后进一步执行图12所示的步骤以形成包括替代栅极导体和替代栅介质的替代栅堆叠。
[0049]通过上述已知的沉积工艺，在半导体结构的表面上形成第二绝缘层111 (例如，氧化硅)。对半导体结构进行化学机械抛光，以获得平整的表面。该化学机械抛光去除了第二绝缘层111位于栅极导体108上方的一部分，从而暴露出栅极导体108上方的应力作用层110和栅极侧墙109。进一步地，该化学机械抛光可以去除应力作用层110和栅极侧墙109的一部分。
[0050]采用第二绝缘层111和栅极侧墙109作为硬掩模，通过上述已知的蚀刻工艺(例如反应离子蚀刻)去除栅极导体108上方的应力作用层110，并且进一步地去除栅极导体108，从而形成栅极开口。可选地，可以进一步去除栅极电介质107位于栅极开口底部的部分。按照后栅工艺，在栅极开口中形成替代栅极电介质112(例如，HfO2)和替代栅极导体113 (例如，TiN)，如图12a、12b和12c所示。替代栅极导体113和替代栅极电介质112 —起形成替代栅堆叠。
[0051]根据上述的各个实施例，在形成源区和漏区之后，可以在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。
[0052]在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0053]以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
【权利要求】
1.一种制造FinFET的方法，包括: 在半导体衬底上形成第一半导体层； 在第一半导体层上形成第二半导体层； 在第二半导体层上形成顶部保护层； 图案化第二半导体层以形成半导体鳍片； 在半导体鳍片的侧面形成侧壁保护层； 对第一半导体层掺杂以形成掺杂穿通阻止层； 去除顶部保护层和侧壁保护层； 形成横跨半导体鳍片的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅极电介质将栅极导体和半导体鳍片隔开； 形成围绕栅极导体的栅极侧墙；以及 在半导体鳍片位于栅堆叠两侧的部分中形成源区和漏区。
2.根据权利要求1所述的方法，其中所述FinFET是N型的，并且在对第一半导体层掺杂的步骤中使用P型掺杂剂。
3.根据权利要求1所述的方法，其中所述FinFET是P型的，并且在对第一半导体层掺杂的步骤中使用N型掺杂剂。
4.根据权利要求1所述的方法，其中对第一半导体层掺杂的步骤包括:· 采用顶部保护层和侧壁保护层作为硬掩模，以保护半导体鳍片；以及 将掺杂剂从半导体衬底扩散至第一半导体层以形成掺杂穿通阻止层。
5.根据权利要求4所述的方法，其中将掺杂剂从半导体衬底扩散至第一半导体层的步骤包括: 通过气相推入在半导体衬底的表面形成掺杂区以及将掺杂剂从半导体衬底扩散至第一半导体层。
6.根据权利要求4所述的方法，其中将掺杂剂从半导体衬底扩散至第一半导体层的步骤包括: 通过离子注入在半导体衬底的表面形成掺杂区；以及 通过热退火将掺杂剂从掺杂区推入第一半导体层。
7.根据权利要求4所述的方法，其中将掺杂剂从半导体衬底扩散至第一半导体层的步骤包括: 通过共形掺杂在半导体衬底的表面形成掺杂区；以及 通过热退火将掺杂剂从掺杂区推入第一半导体层。
8.根据权利要求1所述的方法，其中在对第一半导体层掺杂的步骤和去除顶部保护层和侧壁保护层的步骤之间还包括: 采用顶部保护层和侧壁保护层作为硬掩模，通过蚀刻去除第一半导体层的暴露部分，并且进一步蚀刻半导体衬底的一部分，使得在半导体鳍片的两侧形成到达半导体衬底的开Π ； 形成绝缘层，该绝缘层填充开口并且覆盖半导体鳍片顶部；以及回刻绝缘层，去除绝缘层位于半导体鳍片顶部的部分并保留绝缘层在开口内的一部分，从而用作隔离层。
9.根据权利要求8所述的方法，其中形成绝缘层的步骤包括: 通过高密度等离子体淀积方法形成绝缘层，该绝缘层在开口内的部分的厚度远远大于位于半导体鳍片顶部的部分的厚度。
10.根据权利要求9所述的方法，其中刚刚形成的绝缘层位于半导体鳍片顶部的部分的厚度小于绝缘层在开口内的部分的厚度的三分之一。
11.根据权利要求1所述的方法，其中形成源区和漏区的步骤包括: 采用栅极侧墙和栅极导体作为硬掩模，通过蚀刻去除半导体鳍片的暴露部分，并且进一步蚀刻掺杂穿通阻止层的一部分，使得在栅极导体两侧形成到达掺杂穿通阻止层的开Π ； 在开口内形成应力作用层，该应力作用层由与半导体鳍片不同的材料组成；以及 在应力作用层中形成源区和漏区。
12.根据权利要求1所述的方法，其中在形成源区和漏区之后还包括: 去除栅极导体；以及 形成替代栅极导体。
13.根据权利要求12所述的方法，其中在去除栅极导体的步骤和形成替代栅极导体的步骤之间，还包括: 去除栅极电介质；以及 形成替代栅极电介质。
14.一种 FinFET，包括: 半导体衬底； 位于半导体衬底上的掺杂穿通阻止层； 位于掺杂穿通阻止层上的半导体鳍片； 横跨半导体鳍片的栅堆叠，该栅堆叠包括栅极电介质和栅极导体，并且栅极电介质将栅极导体和半导体鳍片隔开；以及 位于半导体鳍片两端的源区和漏区， 其中掺杂穿通阻止层和半导体鳍片分别由半导体衬底上的不同半导体层形成。
15.根据权利要求14所述的FinFET，其中半导体鳍片与掺杂穿通阻挡层有同样的延伸方向，并且源区和漏区位于掺杂穿通阻止层之上。
16.根据权利要求15所述的FinFET，如果所述FinFET是N型的，所述掺杂穿通阻止层位于源区和漏区之间的区域是P型的；如果所述FinFET是P型的，所述掺杂穿通阻止层位于源区和漏区之间的区域是N型的。
17.根据权利要求14所述的FinFET，还包括将栅极导体和半导体衬底隔开的绝缘层。
18.根据权利要求14所述的FinFET，其中源区和漏区由与半导体鳍片不同的材料组成。
19.根据权利要求18所述的FinFET，其中所述FinFET是N型的，所述半导体鳍片由Si组成，所述源区和漏区由C的含量约为原子百分比0.2-2%的S1:C组成。
20.根据权利要求18所述的FinFET，其中所述FinFET是P型的，所述半导体鳍片由Si组成，所述源区和漏区由Ge的含量约为原子百分比15-75%的SiGe组成。
21.根据权利要求14所述的FinFET，其中掺杂穿通阻止层存在着沿半导体鳍片的宽度方向的掺杂浓度 分布，使得掺杂穿通阻止层中间部分的掺杂浓度小于两端部分的掺杂浓度。
【文档编号】H01L21/336GK103855010SQ201210506140
【公开日】2014年6月11日 申请日期:2012年11月30日 优先权日:2012年11月30日
【发明者】朱慧珑, 许淼, 梁擎擎, 尹海洲 申请人:中国科学院微电子研究所