半导体元件及其制造方法
【专利摘要】本发明公开了一种半导体元件及其制造方法。半导体元件包括一衬底、一外延层、一第一阱、一第二阱、一第三阱、一第一重掺杂区、一第二重掺杂区、一注入区及一导电层。外延层设置于衬底上。第一阱位于外延层内。第二阱位于外延层内。第三阱位于外延层内，并位于第一阱及第二阱之间。第一重掺杂区位于第一阱内。第二重掺杂区位于第二阱内。一表面通道形成于第一重掺杂区及第二重掺杂区之间。注入区整面配置地位于表面通道及衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围。导电层设置于表面通道的上方。
【专利说明】半导体元件及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种金属氧化物半导体场效应晶体管及其制造方法。
【背景技术】
[0002]随着半导体产业的发展，各式半导体元件不断推陈出新。其中金属氧化物半导体场效应晶体管是一种可以广泛使用在模拟电路与数字电路的场效应晶体管。
[0003]在集成电路中的金属氧化物半导体场效应晶体管可能会出现基极与源极并不直接相连的状况，这种状况造成的副作用称为衬底效应(bodyeffect)。金属氧化物半导体场效应晶体管受到基板效应的影响，栅极的阈值电压会有所改变，而影响其电性效能。
【发明内容】
[0004]本发明是有关于一种半导体元件及其制造方法，其利用整面设置注入区的方式，使得衬底效应(body effect)可以有效被改善,并且无须额外的掩模工艺,而不会增加额外的成本。
[0005]根据本发明的一方面，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤:提供一衬底；形成一外延层于该衬底上；形成一第一阱及一第二阱于外延层内；整面形成一注入区于外延层内；接着在第一阱及第二阱之间形成一第三阱于外延层内；第三阱位于第一阱及第二阱之间；形成第三阱的步骤执行于形成注入区的步骤之后；分别形成一第一重掺杂区及第二重掺杂区于第一阱及该第二阱内；一表面通道形成于第一重掺杂区及第二重掺杂区之间；注入区位于表面通道及衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围；形成一导电层于表面通道的上方。
[0006]根据本发明的一方面，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤:提供一衬底；形成一外延层于该衬底上；形成一第三阱于外延层内；整面形成一注入区于外延层内；形成一第一讲及一第二讲于外延层内；第三讲位于第一讲及第二阱之间；形成第一阱及第二阱的步骤执行于形成注入区的步骤之后；分别形成一第一重掺杂区及第二重掺杂区于第一阱及第二阱内；一表面通道形成于第一重掺杂区及第二重掺杂区之间；注入区位于表面通道及衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围；形成一导电层于表面通道的上方。
[0007]为让本发明的上述内容能更明显易懂，下文特举各种实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0008]图1A绘示本发明第一实施例的半导体元件的示意图。
[0009]图1B绘示图1A的半导体元件的电路图。
[0010]图2A?图2E绘示半导体元件的制造方法的流程图。[0011]图3绘示未设置注入区的半导体元件的栅极的电压与电流关系曲线。
[0012]图4绘示第一实施例有设置注入区的半导体元件的栅极的电压与电流关系曲线。
[0013]图5绘示未设置注入区的半导体元件的栅极的电压与电流关系曲线。
[0014]图6绘示第一实施例有设置注入区的半导体元件的栅极的电压与电流关系曲线。
[0015]图7绘示第二实施例的半导体元件的示意图。
[0016]图8A~图8F绘示半导体元件的制造方法的流程图。
[0017]【主要元件符号说明】
[0018]100、200:半导体元件
[0019]110P、210P:衬底
[0020]120P、220P:外延层
[0021]131N、231P:第一阱
[0022]132N、232P:第二阱
[0023]133P、233N:第三阱
[0024]141N、241P:第一重掺杂区
[0025]142N、242P:第二重掺杂区`
[0026]150N、250P:注入区
[0027]160、260:导电层
[0028]170,270:表面通道
[0029]280N:势垒层
[0030]510,520,530,540:光刻胶层
[0031]B:基极
[0032]D:漏极
[0033]G:栅极
[0034]S:源极
【具体实施方式】
[0035]以下是提出各种实施例进行详细说明，其利用整面设置注入区的方式，使得衬底效应(body effect)可以有效被改善,并且无须额外的掩模工艺,而不会增加额外的成本。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略不必要的元件，以清楚显示本发明的技术特点。
[0036]第一实施例
[0037]请参照图1A~图1B，图1A绘示本发明第一实施例的半导体元件100的示意图，图1B绘示图1A的半导体元件100的电路图。本实施例的半导体元件100例如是一 N型金属氧化物半导体场效应晶体管(NMOS)。半导体元件100包括一衬底110P、一外延层120P、一第一阱131N、一第二阱132N、一第三阱133P、一第一重掺杂区141N、一第二重掺杂区142N、一注入区150N及一导电层160。外延层120P设置于衬底IlOP上。第一阱131N位于外延层120P内。第二阱132N位于外延层120P内。第三阱133P位于外延层120P内，并位于第一阱131N及第二阱132N之间。
[0038]第一重掺杂区141N位于第一阱131N内。第二重掺杂区142N位于第二阱132N内。第一重掺杂区141N用以电性连接于一源极S。第二重掺杂区142N用以电性连接于一漏极D0
[0039]导电层160设置于表面通道170的上方。导电层160用以电性连接于一栅极G。衬底IlOP电性连接于一基极B。当栅极G及基极B被施加偏压时，一表面通道170形成于第一重掺杂区141N及第二重掺杂区142N之间。注入区150N整面配置地位于表面通道170及衬底IlOP (或外延层120P)之间。本实施例透过整面配置的注入区150N来改善衬底效应(bodyeffect)。
[0040]在本实施例中，注入区150N、第一阱131N、第二阱132N、第一重掺杂区141N及第二重掺杂区142N具有一第一掺杂型态，衬底110P、第三阱133P及外延层120P具有一第二掺杂型态。第一掺杂型态与第二掺杂型态互补。本实施例的第一掺杂型态及第二掺杂型态例如分别是N型及P型。在另一实施例中，第一掺杂型态及第二掺杂型态例如分别是P型及N型。
[0041]注入区150N是连续地分布于第一阱131N、第二阱132N及第三阱133P的投影范围，而不是只设置于第三阱133P的投影范围。
[0042]注入区150N是透过全面注入的方式来形成，而无须额外增加掩模工艺。以下更以一流程图详细说明本实施例的半导体元件100的制造方法。
[0043]请参照图2A?图2E,其绘示半导体元件100的制造方法的流程图。如图2A所示，提供衬底IlOP并形成外延层120P于衬底IlOP上。
[0044]接着，如图2B所示，以一光刻胶层510为掩模，形成第一阱131N及第二阱132N于外延层120P内。
[0045]然后，如图2C所示，整面形成注入区150N于外延层120P内。在此步骤中，无须任何掩模，而直接采整面注入的方式注入掺杂物。注入能量可以控制在IlOK?220K以注入至预定的深度，以使注入区150N被控制在衬底IlOP及预计形成的表面通道170 (绘示于图1A)之间。
[0046]接着，如图2D所示，以另一光刻胶层520为掩模，形成第三阱133P于外延层120P内。第三阱133P位于第一阱131N及第二阱132N之间。形成第三阱133P的步骤执行于形成注入区150N的步骤之后。也就是说，先形成的注入区150N并不会影响第三阱133P的形成。
[0047]然后，如图2E所示，分别形成第一重掺杂区141N及第二重掺杂区142N于第一阱131N及第二阱132N内，表面通道170预计将形成于第一重掺杂区141N及第二重掺杂区142N之间。由于在图2C的步骤已适当控制注入区150N的深度，故注入区150N将位于表面通道170及衬底IlOP之间。
[0048]接着，如图2E所示，形成导电层160于表面通道170的上方。如此一来，即形成本实施例的半导体元件100。
[0049]请参照图1B及图3，图3绘示未设置注入区150N的半导体元件的栅极G的电压与电流关系曲线。当基极B被施加偏压为-18V、漏极D被施加偏压为IV且源极S被施加偏压为OV时，基极B被施加较多的偏压，容易产生衬底效应(body effect) 0因此，栅极G必须被施加到8V才可以将半导体元件启动。
[0050]请参照图1B及图4,图4绘示第一实施例有设置注入区150N的半导体元件100的栅极G的电压与电流关系曲线。当基极B被施加偏压为-18V、漏极D被施加偏压为IV且源极S被施加偏压为OV时，注入区150N可以有效改善衬底效应(body effect)的现象。因此，栅极G仅需被施加到5.79V即可以将半导体元件启动(绘示于图1B)。
[0051]从图3与图4的比较可知，在相同情况下，有设置注入区150N的半导体元件100的栅极G的阈值电压明显可以降低2?3V。
[0052]请参照图1B及图5，图5绘示未设置注入区150N的半导体元件的栅极G的电压与电流关系曲线。当基极B被施加偏压为-10V、漏极D被施加偏压为16V且源极S被施加偏压为15V时，容易产生衬底效应(bodyeffect)。因此，栅极G必须被施加到9V才可以将半导体元件启动(绘示于图1B)。
[0053]请参照图1B及图6，图6绘示第一实施例有设置注入区150N的半导体元件100的栅极G的电压与电流关系曲线。当基极B被施加偏压为-10V、漏极D被施加偏压为16V且源极S被施加偏压为15V时，注入区150N可以有效改善衬底效应(body effect)的现象。因此，栅极G仅需被施加到6.13V即可以将半导体元件启动。
[0054]从图5与图6的比较可知，在相同情况下，有设置注入区150N的半导体元件100的栅极G的电压明显可以降低2?3V。
[0055]第二实施例
[0056]请参照图7,其绘示第二实施例的半导体元件200的示意图。本实施例的半导体元件200可以是P型金属氧化物半导体场效应晶体管(PMOS)。在其他实施例中，也可以作为一绝缘兀件(isolation device)。
[0057]在本实施例中，注入区250P、第一阱231P、第二阱232P、第一重掺杂区241P、第二重掺杂区242P、衬底210P及外延层220P具有P型掺杂型态，第三阱233N及势垒层280N具有N型掺杂型态。
[0058]注入区250P是连续地分布于第一阱231P、第二阱232P及第三阱233N的投影范围，而不是只设置于第三阱233N的投影范围。
[0059]注入区250P是透过全面注入的方式来形成，而无须额外增加掩模工艺。透过注入区250P的配置，使得导电层260所连接的栅极G的电压可以明显提升(绝对值下降)。以下更以一流程图详细说明本实施例的半导体元件200的制造方法。
[0060]请参照图8A?图8F,其绘示半导体元件200的制造方法的流程图。如图8A所示，提供衬底210P并形成势垒层280N于衬底210P上。
[0061]然后，如图8B所示，形成外延层220P于衬底210P上。
[0062]接着，如图8C所示，以一光刻胶层530为掩模，形成第三阱233N于外延层220P内。
[0063]然后，如图8D所示，整面形成注入区250P于外延层220P内。在此步骤中，无须任何掩模，而直接采整面注入的方式注入掺杂物。注入能量可以控制在110K?220K以注入至预定的深度，以使注入区250P被控制在衬底210P及预计形成的表面通道270 (绘示于图7)之间。
[0064]接着，如图8E所示，以另一光刻胶层540为掩模，形成第一阱231P及第二阱232P于外延层220P内。第三阱233N位于第一阱231P及第二阱232P之间。其中形成第三阱233N的步骤执行于形成注入区250P的步骤之后。也就是说，先形成的注入区250P并不会影响第一阱231P及第二阱232P的形成。[0065]然后，如图8F所示，分别形成第一重掺杂区241P及第二重掺杂区242P于第一阱231P及第二阱232P内，表面通道270预计将形成于第一重掺杂区241P及第二重掺杂区242P之间。由于在图8D的步骤已适当控制注入区250P的深度，故注入区250P将位于表面通道270及衬底210P之间。
[0066]接着，如图8F所不,形成导电层260于表面通道270的上方。如此一来，即形成本实施例的半导体元件200。
[0067]上述半导体元件100、200整面配置的注入区150N、250P于表面通道170、270及衬底110P、210P之间，使得衬底效应(body effect)能够有效改善。并且注入区150N、250P的设置无须额外增加掩模，也不会影响第一阱131N、231P、第二阱132N、232P、第三阱133P、233N的设置。
[0068]综上所述，虽然本发明已以各种实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体元件，包括: 一衬底； 一外延层，设置于该衬底上； 一第一阱，位于该外延层内； 一第二阱，位于该外延层内； 一第三讲，位于该外延层内，并位于该第一讲及该第二讲之间； 一第一重掺杂区，位于该第一阱内； 一第二重掺杂区，位于该第二阱内，一表面通道形成于该第一重掺杂区及该第二重掺杂区之间； 一注入区，整面配置地位于该表面通道及该衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围；以及 一导电层，位于该表面通道的上方。
2.根据权利要求1所述的半导体元件，其中该注入区具有一第一掺杂型态，该第三阱具有一第二掺杂型态，该第一掺杂型态与该第二掺杂型态互补。
3.根据权利要求2所述的半导体元件，其中该第一阱、该第二阱、该第一重掺杂区及该第二重掺杂区具有该第一掺杂型态。
4.根据权利要求3所述的半导体元件，其中该第一掺杂型态为N型，该第二掺杂型态为P型。·
5.根据权利要求3所述的半导体元件，其中该第一掺杂型态为P型，该第二掺杂型态为N型。
6.根据权利要求1所述的半导体元件，其中该注入区连续地分布于该第一阱、该第二阱及该第三阱的投影范围。
7.根据权利要求1所述的半导体元件，更包括: 一势垒层，位于该衬底上，该注入区整面配置地位于该表面通道及该势垒层之间。
8.一种半导体元件的制造方法，包括: 提供一衬底； 形成一外延层于该衬底上； 形成一第一讲及一第二讲于该外延层内； 整面形成一注入区于该外延层内； 形成一第三阱于该外延层内，该第三阱位于该第一阱及该第二阱之间，其中形成该第三阱的步骤执行于形成该注入区的步骤之后； 分别形成一第一重掺杂区及一第二重掺杂区于该第一阱及该第二阱内，一表面通道形成于该第一重掺杂区及该第二重掺杂区之间，该注入区位于该表面通道及该衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围；以及形成一导电层于该表面通道的上方。
9.根据权利要求8所述的半导体元件的制造方法，其中该注入区具有一第一掺杂型态，该第三阱具有一第二掺杂型态，该第一掺杂型态与该第二掺杂型态互补。
10.一种半导体元件的制造方法，包括: 提供一衬底；形成一外延层于该衬底上； 形成一第三讲于该外延层内； 整面形成一注入区于该外延层内； 形成一第一讲及一第二讲于该外延层内，该第三讲位于该第一讲及该第二讲之间，其中形成该第一阱及该第二阱的步骤执行于形成该注入区的步骤之后； 分别形成一第一重掺杂区及一第二重掺杂区于该第一阱及该第二阱内，一表面通道形成于该第一重掺杂区及该第二重掺杂区之间，该注入区位于该表面通道及该衬底之间，并分布于该第一阱、该第二阱及该第三阱的投影范围；以及形成一导电层于该表面通道的·上方。
【文档编号】H01L21/336GK103855211SQ201210510636
【公开日】2014年6月11日 申请日期:2012年12月4日 优先权日:2012年12月4日
【发明者】钟淼钧, 黄胤富, 连士进 申请人:旺宏电子股份有限公司