数据存储器件及其制造方法

专利名称：数据存储器件及其制造方法
技术领域：
本公开涉及半导体器件及其制造方法，更具体地，涉及数据存储器件及其制造方法。
背景技术：
由于小尺寸、多功能和/或低制造成本，半导体器件在电子产业中极有吸引力。半导体器件中的数据存储器件可以存储逻辑数据。数据存储器件随着电子产业的发展而更高度地集成。因而，构成数据存储器件的各组件的线宽减小。另外，需要数据存储器件的高可靠性以及高集成度。然而，高集成度可能降低数据存储器件的可靠性。因而，已经进行了各种研究来提高数据存储器件的可靠性以及集成度。

发明内容
在此公开的实施方式针对数据存储器件及其制造方法。在一个方面中，一种数据存储器件可以包括:多个单元选择部，形成在基板中；板导电图案，覆盖单元选择部，板导电图案电连接到单元选择部的第一端子；多个贯通柱，穿透板导电图案，该多个贯通柱与板导电图案绝缘；以及多个数据存储部，分别直接连接到多个贯通柱。数据存储部可以分别电连接到单元选择部的第二端子。在一些实施方式中，每个贯通柱可以与连接到贯通柱的数据存储部重叠。在其它实施方式中，每个数据存储部可以直接连接到相应的贯通柱的顶表面。每个数据存储部可以通过相应的贯通柱电连接到单元选择部的第二端子。数据存储部可以设置在板导电图案上方。在另一实施方式中，数据存储器件还可以包括:设置在数据存储部上的位线。在平面图中，数据存储部可以沿行和列布置，以及每条位线可以电连接到组成所述行的每一个的数据存储部。在另一实施方式中，每个数据存储部可以设置在相应的贯通柱下面，使得每个数据存储部可以直接连接到相应的贯通柱的底表面。在该情形下，板导电图案可以覆盖数据存储部。在另一实施方式中，数据存储器件还可以包括:设置在贯通柱上的位线。在平面图中，贯通柱可以沿行和列布置，以及每条位线连接到组成所述行的每一个的贯通柱的顶表面。在另一实施方式中，板导电图案可以具有多个板孔，多个贯通柱可以分别穿过多个板孔，板孔可以彼此间隔开。在另一实施方式中，每个单元选择部可以是场效应晶体管。每个单元选择部的第一源/漏区和第二源/漏区可以分别与第一端子和第二端子相应。每个单元选择部的栅电极可以设置在形成在基板中的凹陷区中。在另一方面中，一种数据存储器件可以包括:多个单元选择部，至少部分地形成在基板中；第一层间电介质层、板导电图案和第二层间电介质层，顺序地层叠在单元选择部上，板导电图案覆盖单元选择部，板导电图案电连接到单元选择部的第一端子；多个贯通柱，依次穿透第二层间电介质层、板导电图案和第一层间电介质层，该多个贯通柱分别电连接到单元选择部的第二端子，该多个贯通柱与板导电图案绝缘；以及多个数据存储部，设置在第二层间电介质层上，该多个数据存储部分别连接到贯通柱的顶表面。在一些实施方式中，多个贯通柱可以分别设置在依次穿透第二层间电介质层、板导电图案和第一层间电介质层的多个通孔中。每个贯通柱可以通过设置在每个通孔的内部侧壁与每个贯通柱之间的绝缘间隔物而与板导电图案绝缘。在其它实施方式中，每个贯通柱可以通过设置在每个贯通柱与板导电图案之间的绝缘体而与板导电图案绝缘。绝缘体可以包括通过对经每个通孔的内部侧壁暴露的板导电图案执行处理工艺而形成的材料。在其它实施方式中，单元选择部可以包括:多个单元有源部分，定义在基板中且沿行和列布置；成对的单元栅电极，分别设置在交叉组成所述列的每一个的单元有源部分的成对的单元凹陷区中；单元栅电介质层，设置在每个单元栅电极与基板之间；第一源/漏区，形成在所述成对的单元栅电极之间的每个单元有源部分中，第一源/漏区与第一端子相应；以及成对的第二源/漏区，分别形成在每个单元有源部分的两个边缘区域中。第二源/漏区可以与第二端子相应，所述成对的单元栅电极可以设置在所述成对的第二源/漏区之间。在另一实施方式中，形成在每个单元有源部分中的所述成对的单元栅电极、第一源/漏区和所述成对的第二源/漏区可以构成成对的单元选择部。所述成对的单元选择部可以共用形成在每个单元有源部分中的第一源/漏区。在另一实施方式中，数据存储器件还可以包括:器件隔离图案，设置在基板中以定义平行于所述行延伸的多个有源线图案；多个隔离栅电极，分别设置在交叉有源线图案和器件隔离图案的多个隔离凹陷区中；以及隔离栅电介质层，设置在每个隔离栅电极与每个隔离凹陷区的内表面之间。隔离凹陷区可以将每个有源线图案划分为单元有源部分。在另一实施方式中，隔离电压可以在操作期间被施加到隔离栅电极。隔离电压可以防止沟道形成在隔离凹陷区的内表面下面的有源线图案中。在其它实施方式中，数据存储器件还可以包括:接触线图案，穿透第一层间电介质层，接触线图案连接到组成所述列的每一个的单元有源部分中的第一源/漏区。接触线图案可以平行于所述列延伸，板导电图案可以通过接触线图案电连接到第一源/漏区。在另一些实施方式中，数据存储器件还可以包括:多个接触柱，穿透第一层间电介质层，多个接触柱分别连接到第一源/漏区。板导电图案可以通过接触柱电连接到第一源/漏区。在另一方面中，一种数据存储器件可以包括:多个单元选择部，至少部分地形成在基板中；下电介质层，设置在单元选择部上；多个数据存储部，设置在下电介质层上；第一层间电介质层、板导电图案和第二层间电介质层，顺序地层叠在数据存储部上；以及多个贯通柱，依次穿透第二层间电介质层、板导电图案和第一层间电介质层，多个贯通柱分别连接到数据存储部的顶表面。贯通柱可以与板导电图案绝缘，板导电图案可以电连接到单元选择部的第一端子，数据存储部可以分别电连接到单元选择部的第二端子。在一些实施方式中，数据存储器件还可以包括:穿透下电介质层的多个下柱。每个下柱将每个数据存储部连接到相应的单元选择部的第二端子。在另一方面中，一种制造数据存储器件的方法可以包括:在基板中形成单元选择部；顺序地形成第一层间电介质层、板导电图案和第二层间电介质层，板导电图案电连接到单元选择部的第一端子；形成依次穿透第二层间电介质层、板导电图案和第一层间电介质层的多个贯通柱，多个贯通柱与板导电图案绝缘；以及形成分别直接连接到多个贯通柱的多个数据存储部。数据存储部可以分别电连接到单元选择部的第二端子。在一些实施方式中，数据存储部可以形成在第二层间电介质层上，数据存储部可以分别与贯通柱的顶表面接触。在其它实施方式中，该方法还可以包括:形成填充数据存储部之间的空间的第三层间电介质层；以及在第三层间电介质层上形成位线。在平面图中，数据存储部可以沿行和列布置，以及每条位线可以电连接到组成所述行的每一个的数据存储部。在另一些实施方式中，在形成板导电图案之前，该方法还可以包括:形成穿透第一层间电介质层的接触线图案或接触柱。板导电图案可以通过接触线图案或接触柱电连接到单元选择部的第一端子。在另一些实施方式中，数据存储部可以在形成第一层间电介质层之前形成。在该情形下，板导电图案可以覆盖数据存储部。多个贯通柱可以分别设置在依次穿透第二层间电介质层、板导电图案和第一层间电介质层并且分别暴露数据存储部的多个通孔中。在另一些实施方式中，在形成数据存储部之前，该方法还可以包括:在单元选择部上形成下电介质层；以及形成穿透下电介质层的下柱，该下柱分别连接到单元选择部的第二端子。数据存储部可以分别连接到下柱的顶表面。在另一些实施方式中，该方法还可以包括:在形成板导电图案之前，形成依次穿透第一层间电介质层和下电介质层的接触线图案或接触柱。板导电图案可以通过接触线图案或接触柱电连接到单元选择部的第一端子。在另一些实施方式中，该方法还可以包括:在第二层间电介质层上形成位线。在平面图中，贯通柱可以沿行和列布置。每条位线可以电连接到组成所述行的每一个的贯通柱。在另一些实施方式中，形成贯通柱可以包括:形成依次穿透第二层间电介质层、板导电图案和第一层间电介质层的通孔，所述通孔彼此间隔开；分别在通孔的内部侧壁上形成绝缘间隔物；以及分别在具有绝缘间隔物的通孔中形成贯通柱。在另一些实施方式中，形成所述贯通柱可以包括:形成依次穿透第二层间电介质层、板导电图案和第一层间电介质层的通孔，所述通孔彼此间隔开；对通过通孔的内部侧壁暴露的板导电图案执行处理工艺以形成绝缘体；以及分别在具有绝缘体的通孔中形成贯通柱。处理工艺可以包括氧化工艺和氮化工艺中的至少一种。在另一些实施方式中，该方法还可以包括:在执行处理工艺之后并且在形成贯通柱之前，执行各向异性蚀刻工艺以去除在通孔的底表面上的副产物。该副产物可以由处理工艺产生。
在另一些实施方式中，形成所述单元选择部可以包括:在基板中形成器件隔离图案从而定义平行延伸的有源线图案；形成交叉有源线图案和器件隔离图案的凹陷区，其中凹陷区包括将有源线图案划分为单元有源部分的隔离凹陷区以及交叉单元有源部分的单元凹陷区；在每个隔离凹陷区的内表面上形成隔离栅电介质层以及在每个单元凹陷区的内表面上形成单元栅电介质层；在每个隔离凹陷区中形成隔离栅电极以及在每个单元凹陷区中形成单元栅电极；以及在每个栅电极的两侧在单元有源部分中形成源/漏区。在另一些实施方式中，成对的单元栅电极可以交叉彼此相邻的成对的隔离凹陷区之间的单元有源部分以及器件隔离图案。形成在每个单元有源部分中的成对的单元栅电极可以分别包括于成对的单元选择部中。所述成对的单元选择部可以共用形成在所述成对的单元栅电极之间的单元有源部分中的第一源/漏区。所述成对的单元选择部可以包括分别形成在单元有源部分的两个边缘区域的成对的第二源/漏区。第一源/漏区可以与第一端子相应，第二源/漏区可以与第二端子相应。


考虑到附图以及相应的详细说明，所公开的实施方式将变得更明显。图1A是示出根据一些示例性实施方式的数据存储器件的平面图；图1B是根据一个实施方式的沿图1A的线1-1’截取的示例性截面图；图1C是根据一个实施方式的沿图1A的线11-11’截取的示例性截面图；图2是示出根据一些示例性实施方式的数据存储器件的透视图；图3A是示出根据一些示例性实施方式的数据存储器件的数据存储部的一示例的截面图；图3B是示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图；图3C是示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图；图3D是示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图；图4是示出根据一些示例性实施方式的数据存储器件的修改实施方式的截面图；图5A是示出根据一些示例性实施方式的数据存储器件的另一修改实施方式的平面图；图5B是根据一个实施方式的沿图5A的线II1-1II’截取的示例性截面图；图6A、7A、8A、9A、10A、11A、12A是示出根据一些实施方式的制造数据存储器件的一示例性方法的透视图；图6B、7B、8B、9B、10B、11B、12B是根据某些示例性实施方式的、分别沿图6A至图12A的线IV-1V’截取的示例性截面图；图13是示出根据一些示例性实施方式的制造数据存储器件的方法的一修改实施方式的截面图；图14是示出根据一些示例性实施方式的制造数据存储器件的方法的另一修改实施方式的透视图15A是示出根据其它示例性实施方式的数据存储器件的平面图；图15B是根据一个实施方式的沿图15A的线V_V’截取的示例性截面图；图16是示出根据其它示例性实施方式的数据存储器件的透视图；图17是示出根据其它示例性实施方式的数据存储器件的修改实施方式的截面图；图18A、19A、20A、21A是示出根据其它示例性实施方式的制造数据存储器件的方法的透视图；图18B、19B、20B、21B是根据某些实施方式的分别沿图18A至图21A的线V1-VI’截取的示例性截面图；图22是根据某些实施方式的、用于实施数据存储器件的一示例性电路图；图23是示出包括根据示例性实施方式的数据存储器件的电子系统的一示例的示意性框图；以及图24是示出包括根据示例性实施方式的数据存储器件的存储卡的一示例的示意性框图。
具体实施例方式现在将参考附图更全面地描述本公开，在附图中显示出示例性实施方式。本公开的优点和特征及其实现方法将通过以下示例性实施方式变得明显，将参考附图更详细地描述示例性实施方式。然而，应该理解，本发明构思不限于以下示例性实施方式，而是可以以各种形式实现。在图中，本发明构思的实施方式不限于在此提供的具体示例，并且为了清晰起见做了放大。在此使用的术语仅用于描述具体实施方式
，不意欲限制本发明。在此使用时，单数术语“一”、“该”也旨在包括复数术语，除非上下文清晰地另外表示。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。将理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件或者可以存在中间元件。类似地，将理解，当一元件诸如层、区域或基板被称为在另一元件“上”时，它能直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接”指的是不存在中间元件。还将理解，当在此使用时，术语“包括”、“包含”表示所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。另外，详细说明中的实施方式将关于作为理想示例性视图的剖面图被描述。因此，示例性视图的形状可以根据生产技术和/或容许误差改变。因此，在此公开的实施方式不限于示例性视图中示出的特定形状，而是可以包括可以根据制造工艺产生的其它形状。在图中例示的区域具有一般性质，用于示出元件的具体形状。因而，这不应被理解为限制本发明构思的范围。还将理解，虽然术语第一、第二、第三等可以在此使用以说明各种元件，但是这些元件不应受这些术语限制。除非另外地表示，这些术语仅用于区分一个元件与另一元件。因而，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件，而不偏离在此公开的教导。在此说明和示出的各方面的示例性实施方式包括它们的补充对应物。相同的附图标记或相同的参考符号在整个说明书中表示相同的元件。此外,在此参考作为理想化的示例性图示的截面图示和/或平面图示描述示例性实施方式。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例性实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区域通常将具有圆化或弯曲的特征。因而，在图中示出的区域在本质上是示意性的，且它们的形状不旨在限制示例实施方式的范围。第一实施方式图1A是示出根据一些示例性实施方式的数据存储器件的平面图，图1B是沿图1A的线1-1’截取的示例性截面图，图1C是沿图1A的线11-11’截取的示例性截面图。图2是示出根据一些实施方式的一示例性数据存储器件的透视图。为了清晰地示出根据一实施方式的数据存储器件的组件，在图2中省略一些部件(例如，层间电介质层和位线)。参考图1A、图1B、图1C和图2，多个单元选择部可以设置在半导体基板100 (在下文中，称为‘基板’)上或者作为半导体基板100的一部分。例如，基板100可以是硅基板、锗基板或硅-锗基板。从平面图看时，多个单元选择部可以沿行和列布置。行可以平行于图1A的X轴，列可以平行于图1A的y轴。单元选择部的一部分，诸如以下进一步讨论的源/漏区，可以是基板的一部分。这些部分可以例如形成在基板中。单元选择部的其它部分，诸如以下进一步讨论的栅部分，也可以形成在基板中。例如，某些栅可以在形成于基板中的沟槽中。栅极也可以被认为是在基板上，因为它们设置在基板的沟槽表面上方。因而，当被描述为整体时，每个单元选择部可以被认为是在基板中。每个单元选择部的某些部分也可以被认为是在基板上。根据一实施方式，每个单元选择部可以是场效应晶体管。单元选择部的栅电极可以连接到字线。字线可以沿平行于列的方向(在下文中，称为‘列方向’)延伸。字线可以电连接到组成每行的单元选择部的栅电极。单元选择部可以包括与第一端子相应的第一源/漏区以及与第二端子相应的第二源/漏区。在下文中，将更详细地描述根据一实施方式的单元选择部。器件隔离图案102可以设置在基板100中从而定义有源线图案ALP。有源线图案ALP可以分别与基板100的由器件隔离图案102围绕的部分相应。有源线图案ALP可以沿平行于行的方向(在下文中，称为‘行方向’)延伸。因而，器件隔离图案102可以延伸为平行于有源线图案ALP。从平面图看时，有源线图案ALP和器件隔离图案102可以沿列方向交替且重复地布置。在一个实施方式中，有源线图案ALP可以等间隔布置。器件隔离图案102可以分别填充形成在基板100中的沟槽。在一个实施方式中，器件隔离图案102包括绝缘电介质材料(例如，氧化物、氮化物和/或氮氧化物等)。如图2所示，在一个实施方式中，隔离凹陷区105i交叉有源线图案ALP和器件隔离图案102。每个隔离凹陷区105i可具有沿列方向延伸的槽形状。隔离凹陷区105i将每个有源线图案ALP划分成单元有源部分CA。每个单元有源部分CA可以与有源线图案ALP的在彼此相邻的成对的隔离凹陷区105i之间的部分相应。换言之，每个单元有源部分CA可以由彼此相邻的成对的器件隔离图案102以及彼此相邻的成对的隔离凹陷区105i定义。在平面图中，单元有源部分可以沿行和列布置。从每个有源线图案ALP划分的单元有源部分CA组成每行，设置在彼此相邻的成对的隔离凹陷区105i之间的单元有源部分CA沿列方向布置且组成每列。单元有源部分CA可以掺杂有第一导电类型的掺杂剂。至少一个单元凹陷区105c可以交叉组成每列的单元有源部分CA。单元凹陷区105c可以平行于隔离凹陷区105i。因而,单元凹陷区105c可具有沿列方向延伸的槽形状。在一些实施方式中，成对的单元凹陷区105c交叉组成每列的单元有源部分CA。在该情形下，成对的单元选择部可以形成在每个单元有源部分CA处。在一个实施方式中，单元凹陷区105c和隔离凹陷区105i的底表面设置在比单元有源部分CA处的基板100的顶表面低的水平。单元凹陷区105c的深度可以基本上等于隔离凹陷区105i的深度。在一些实施方式中，单元凹陷区105c的宽度基本上等于隔离凹陷区105i的宽度。然而，本发明构思不限于此。在其它实施方式中，单元凹陷区105c的宽度与隔离凹陷区105i的宽度不同。在一些实施方式中，单元凹陷区105c和隔离凹陷区105i以等间隔布置。然而，本发明构思不限于此单元栅电极CGE可以设置在每个单元凹陷区105c中，隔离栅电极IGE可以设置在每个隔离凹陷区105i中。单元栅电极CGE可以由于单元凹陷区105c的形状而具有沿列方向延伸的线形状。单元栅电极CGE可以与字线相应。隔离栅电极IGE可以由于隔离凹陷区105 的形状而具有沿列方向延 伸的线形状。在一些实施方式中，隔离栅电极IGE由与单元栅电极CGE相同的材料形成。例如，单元栅电极CGE和隔离栅电极IGE可以包括用掺杂剂掺杂的半导体材料(例如，掺杂硅)、金属(例如，钨、铝、钛和/或钽)、导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)以及金属-半导体化合物(例如，金属硅化物)中的至少一种。单元栅电介质层107c可以设置在单元栅电极CGE和每个单元凹陷区105c的内表面之间。隔离栅电介质层107i可以设置在隔离栅电极IGE和每个隔离凹陷区105i的内表面之间。隔离栅电介质层107i可以由与单元栅电介质层107c相同的材料形成。或者，隔离栅电介质层107i可以包括不同于单元栅电介质层107c的电介质材料。单元栅电介质层107c可以包括例如氧化物、氮化物、氮氧化物和/或高k电介质材料(例如，绝缘金属氧化物，诸如铪氧化物和/或铝氧化物)。隔离栅电介质层107i可以包括例如氧化物、氮化物、氮氧化物和/或高k电介质材料(例如，绝缘金属氧化物，诸如铪氧化物和/或铝氧化物)。单元栅电极CGE和隔离栅电极IGE的顶表面可以比在单元有源部分CA的基板100的顶表面低。盖电介质图案110可以分别设置在单元栅电极CGE和隔离栅电极IGE上。盖电介质图案110可以分别设置在单元凹陷区105c和隔离凹陷区105i中。在一些实施方式中，盖电介质图案110的顶表面基本上与在单元有源部分CA的基板100的顶表面共面。盖电介质图案110可以包括例如氧化物、氮化物和/或氮氧化物。如上所述，成对的单元凹陷区105c可以交叉组成每列的单元有源部分CA。因而，分别设置在成对的单元凹陷区105c中的成对单元栅电极CGE可以交叉组成每列的单元有源部分CA。第一源/漏区S/D1可以设置在成对的单元栅电极CGE之间的每个单元有源部分CA中。成对的第二源/漏区S/D2可以分别设置在每个单元有源部分CA的两个边缘区中。交叉每个单元有源部分CA的成对的单元栅电极CGE可以设置在成对的第二源/漏区S/D2之间。第一和第二源/漏区S/D1和S/D2可以用第二导电类型的掺杂剂掺杂。具有第一导电类型的掺杂剂和具有第二导电类型的掺杂剂的其中之一是N型掺杂剂，另一种是P型掺杂剂。例如，第一导电类型的掺杂剂可以是P型掺杂剂，第二导电类型的掺杂剂可以是N型掺杂剂。在该情形下，单元选择部可以是NMOS晶体管。当根据某些实施方式的数据存储器件工作时，隔离电压可以施加到隔离栅电极IGE。隔离电压防止沟道形成在隔离凹陷区105i的内表面下。例如，隔离栅电极IGE下面的隔离沟道区通过隔离电压关断。因而，从每个有源线图案ALP划分的单元有源部分CA可以相互隔离。在一些实施方式中，当有源线图案ALP用P型掺杂剂掺杂以及源/漏区S/D1和S/D2用N型掺杂剂掺杂时，隔离电压是接地电压或负电压。如上所述，该对单元选择部可以形成在每个单元有源部分CA处。该对单元选择部可以包括形成在每个有源部分CA处的该对单元栅电极CGE、第一源/漏区S/D1以及该对第二源/漏区S/D2。这里，该对单元选择部可以共用形成在每个单元有源部分CA中的第一源/漏区S/D1，形成在每个单元有源部分CA中的该对第二源/漏区S/D2可以分别包括在该对单元选择部中。第一层间电介质层113可以设置在基板100的整个表面上。第一层间电介质层113可以覆盖单元选择部。在一个实施方式中，第一层间电介质层113设置在单元选择部上方并且第一层间电介质层113的一部分接触第一源/漏区S/D1和第二源漏极区S/D2中的一个或更多个。第一层间电介质层113可以是单层或多层。第一层间电介质层113可以包括例如氧化物层、氮化物层和/或氮氧化物层。在一个实施方式中，板导电图案120设置在第一层间电介质层113上。板导电图案120覆盖多个单元选择部。板导电图案120电连接到单元选择部的第一端子。例如，板导电图案120可以电连接到单元选择部的第一源/漏区S/D1。结果，多个单元选择部的第一源/漏区S/D1共同连接到板导电图案120。如图1B、图1C和图2所示，在一个实施方式中，板导电图案120位于单元选择部和数据存储部DS (以下进一步讨论)之间。当执行根据某些实施方式的数据存储器件的读操作和/或编程操作时，参考电压可以施加到板导电图案120。因而，参考电压可以提供到单元选择部的第一源/漏区S/D1。板导电图案120具有覆盖多个单元选择部的板形状。因而，板导电图案120在平面图中可具有更宽的区域。结果，板导电图案120的电阻值可以最小化。板导电图案120可以包括导电材料。例如,板导电图案120可以包括用掺杂剂掺杂的半导体材料(例如，掺杂硅、掺杂锗或掺杂硅-锗)、金属(例如，钨、铝、钛和/或钽)、导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属-半导体化合物(例如，金属硅化物，诸如钨硅化物、钛硅化物、钴硅化物和/或镍硅化物)中的至少一种。板导电图案120可以是单层或多层。板导电图案120可以通过导电接触图案诸如接触线图案115L电连接到第一源/漏区S/D1。接触线图案115L可以穿透第一层间电介质层113并连接到第一源/漏区S/D1。如在图1A和图1C中示出的实施方式中所示出的，接触线图案115L可以延伸为平行于单元栅电极CGE。每个接触线图案115L可以连接到第一源/漏区，该第一源/漏区分别形成在组成每列的单元有源部分CA中。板导电图案120可以与接触线图案115L的顶表面接触。接触线图案115L可以包括用掺杂剂掺杂的半导体材料(例如，掺杂硅、掺杂锗或掺杂硅-锗)、金属(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属-半导体化合物(例如，金属硅化物，诸如钨硅化物、钛硅化物、钴硅化物和/或镍硅化物)中的至少一种。
第二层间电介质层125可以设置在板导电图案120上。第二层间电介质层125可以包括例如氧化物层、氮化物层和/或氮氧化物层。多个贯通柱(through-pillar) 140可以依次穿透第二层间电介质层125、板导电图案120和第一层间电介质层113。多个贯通柱140可以分别电连接到单元选择部的第二端子(即，第二源/漏区S/D2)。在一个实施方式中，贯通柱140与板导电图案120绝缘。在一些实施方式中，贯通柱140可以分别与第二源/漏区S/D2接触。贯通柱140可以分别设置在通孔130中。通孔130依次穿透第二层间电介质层125、板导电图案120和第一层间电介质层113。通孔130彼此间隔开。由于通孔130,多个板孔(plate-hole)PH可以被定义在板导电图案120中。每个板孔PH可以与穿透板导电图案120的每个通孔130的区域相应。因而，每个板孔PH与每个通孔130对齐。贯通柱140可以分别穿过板孔PH。在一个实施方式中，贯通柱140与板孔PH的内部侧壁间隔开。在一个实施方式中，板孔PH完全围绕贯通柱140的竖直部分。板孔PH可以是例如围绕具有圆形截面的圆柱形柱的圆孔。贯通柱140由导电材料形成。例如，贯通柱140可以包括用掺杂剂掺杂的半导体材料(例如，掺杂硅、掺杂锗或掺杂硅-锗)、金属(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和金属-半导体化合物(例如，金属硅化物，诸如钨硅化物、钛硅化物、钴硅化物和/或镍硅化物)中的至少一种。在一些实施方式中，当贯通柱140与第二源/漏区S/D2接触时，贯通柱140可以包括与第二源/漏区S/D2接触的欧姆层。欧姆层可以包括金属-半导体化合物(例如，金属硅化物)。绝缘间隔物135可以设置在每个通孔PH的内部侧壁和每个贯通柱140之间。每个贯通柱140由于绝缘间隔物135而与板导电图案120绝缘。绝缘间隔物135可以包括例如氮化物、氧化物和/或氮氧化物。数据存储部DS可以设置在第二层间电介质层125上。在一个实施方式中，数据存储部DS分别直接连接到贯通柱140。例如，数据存储部DS可以分别设置在贯通柱140的顶表面上。数据存储部DS可以分别与贯通柱140的顶表面接触。当从平面图看时，贯通柱140可以与连接到贯通柱140的数据存储部DS重叠。因而，贯通柱140和与其连接的数据存储部DS可以沿与基板100的顶表面垂直的一个轴布置。为了清晰地不出板导电图案120、贯通柱140和数据存储部DS的示例性位置关系，在图2中省略层间电介质层113和125以及位线150。每个数据存储部DS可以通过每个贯通柱140电连接到每个单元选择部的第二源/漏区S/D2。在平面图中，每个数据存储部DS可以重叠与其电连接的第二源/漏区S/D2。因而，当从平面图看时，每个数据存储部DS可以与每个数据存储部DS下面的贯通柱140和第二源/漏区S/D2重叠。一个存储单元可以包括一个单元选择部和一个数据存储部DS。如图1A和图2所示，当从平面图看时，数据存储部DS可以沿行和列布置。数据存储部DS可以存储逻辑数据。数据存储部DS可以包括例如利用磁化方向的磁隧道结、使用电路径的过渡金属氧化物及相变材料中一种。随后将更详细地描述数据存储部DS。第三层间电介质层145可以填充数据存储部DS之间的空间。在一些实施方式中，如图1B所示，第三层间电介质层145的顶表面可以基本上与数据存储部DS的顶表面共面。然而，本公开不限于此。在其它实施方式中，第三层间电介质层145可以填充数据存储部DS之间的空间并且覆盖数据存储部DS的顶表面。第三层间电介质层145可以包括例如氧化物层、氮化物层和/或氮氧化物层。位线150可以设置在第三层间电介质层145上。位线150电连接到数据存储部DS的顶表面。位线150可以交叉单元栅电极CGE。位线150可以沿行方向延伸。每条位线150可以电连接到组成每行的数据存储部DS。如图1B所示，当第三层间电介质层145的顶表面基本上与数据存储部DS的顶表面共面时，每条位线150可以与组成每行的数据存储部DS的顶表面接触。或者，当第三层间电介质层145覆盖数据存储部DS的顶表面时，每条位线150可以通过穿透第三层间电介质层145的接触插塞电连接到数据存储部DS。位线150包括导电材料。例如，位线150可以包括金属(例如，钨、铝、铜、钛和/或钽)和导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)中的至少一种。根据上述数据存储器件，板导电图案120具有覆盖多个单元选择部的板形状。因而，板导电图案120在平面图中可具有更宽的区域。结果，当执行读操作和/或编程操作时，参考电压可以通过板导电图案120被稳定地提供到存储单元。因而，可以实现具有极佳可靠性的数据存储器件。另外，每个数据存储部DS直接连接到每个贯通柱140，其中每个贯通柱140穿透板导电图案120并且与板导电图案120绝缘。因而，在平面图中，数据存储部DS可以与板导电图案120重叠。因而，板导电图案120和数据存储部DS可以竖直地层叠。结果，可以防止或最小化数据存储器件的面积增加，其中数据存储器件的面积增加可以由板导电图案120引起。因而，可以实现高集成的数据存储器件。此外，贯通柱140分别穿过板导电图案120的板孔PH。这里，板孔PH相互间隔开。因而，可以最小化板导电图案的面积减小，其中板导电图案的面积减小可以由贯通柱14 O的穿透引起。结果，可以最小化由板导电图案120引起的数据存储器件的面积增加以及由贯通柱140的穿透引起的板导电图案120的面积减小。在下文中，将参考附图更详细地描述数据存储部DS。图3A示出根据一些实施方式的数据存储器件的示例性数据存储部的一示例的截面图。参考图3A，根据当前示例的数据存储部DS可以包括参考图案320、自由图案340以及设置在参考图案320和自由图案340之间的隧道势垒图案330。参考图案320具有固定在一个方向上的磁化方向325。自由图案340具有配置为可与参考图案320的磁化方向325平行或反平行地变化的磁化方向345。参考图案320的磁化方向325和自由图案340的磁化方向345可以平行于与自由图案340接触的隧道势垒图案330的表面。参考图案320、隧道势垒图案330和自由图案340可以组成磁隧道结。当自由图案340的磁化方向345平行于参考图案320的磁化方向325时，数据存储部DS可具有第一电阻值。当自由图案340的磁化方向345反平行于参考图案320的磁化方向325时，数据存储部DS可具有第二电阻值。这里，第一电阻值可以小于第二电阻值。数据存储部DS可以通过使用电阻值之间的差异来存储逻辑数据。自由图案340的磁化方向345可以通过编程电流中的电子的自旋转矩来改变。参考图案320和自由图案340可以包括铁磁材料。参考图案320还可以包括钉扎参考图案320中的铁磁材料的磁化方向的反铁磁材料。隧道势垒图案330可以包括例如镁氧化物、钛氧化物、招氧化物、镁锌氧化物和镁硼氧化物中的至少一种。存储数据图案DS还可以包括下电极310和上电极350。参考图案320、隧道势垒图案330和自由图案340可以设置在下电极310和上电极350之间。如图3A所示，参考图案320、隧道势垒图案330和自由图案340可以顺序地层叠在下电极310上。或者，自由图案340、隧道势垒图案330和参考图案320可以顺序地层叠在下电极310上，上电极350可以设置在参考图案320上。下电极310和上电极350可以包括例如导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)。图3B示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图。参考图3B，根据当前示例的数据存储部DS可以包括参考垂直图案420、自由垂直图案440、以及设置在参考垂直图案420和自由垂直图案440之间的隧道势垒图案430。参考垂直图案420可具有被固定在一个方向上的磁化方向425。自由垂直图案440可具有配置为可与参考垂直图案420的磁化方向425平行或反平行地改变的磁化方向445。这里，参考垂直图案420的磁化方向425和自由垂直图案440的磁化方向445可以垂直于与自由垂直图案440接触的隧道势垒图案430的一个表面。参考垂直图案420和自由垂直图案440可以包括垂直磁材料(例如，CoFeTb,CoFeGd和/或CoFeDy)、具有Lltl结构的垂直磁材料、具有六角密堆积(HCP)晶格结构的CoPt、以及垂直磁结构中的至少一种。具有LI。结构的垂直磁材料可以包括LI。结构的FePt、Ll0结构的FePcU Ll0结构的CoPcU和/或Llci结构的CoPt。垂直磁结构可以包括交替且重复地层叠的磁性层和非磁性层。例如,垂直磁结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n> (Co/Pd)n> (Co/Ni)n> (CoNi/Pt)n> (CoCr/Pt)n、和(CoCr/Pd)n 中的至少一种(其中η是交替层叠的磁性层和非磁性层的数目)。这里，参考垂直图案420可以比自由垂直图案440厚，和/或参考垂直图案420的矫顽力可以大于自由垂直图案440的矫顽力。隧道势鱼图案430可以包括例如镁氧化物、钛氧化物、招氧化物、镁锌氧化物和镁硼氧化物中的至少一种。数据存储部DS还可以包括下电极410和上电极450。如图1B所示，参考垂直图案420、隧道势垒图案430、自由垂直图案440可以顺序地层叠在下电极410上，上电极450可以设置在自由垂直图案440上。或者，自由垂直图案440、隧道势垒图案430和参考垂直图案420可以顺序地层叠在下电极410上，上电极450可以设置在参考垂直图案420上。下电极410和上电极450可以包括例如导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)。图3C示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图。参考图3C，根据当前示例的数据存储部DS可以包括相变材料图案510和设置在相变材料图案510上的盖电极520。相变材料图案510的相位可以通过供热温度和/或热供应时间变成晶态或非晶态。晶态的相变材料图案510可具有比非晶态的相变材料图案510低的电阻率。数据存储部DS可以利用晶态的电阻率和非晶态的电阻率之间的差异存储逻辑数据。在一些实施方式中，与相变材料图案510接触的贯通柱140可以用作加热器电极。在该情形下，相变材料图案510的与贯通柱140相邻的部分可以与编程区域相应。编程区域可以变成晶态或非晶态。相变材料图案510可以包括诸如碲(Te)和硒(Se)的硫族化物元素中的至少一种。例如，相变材料图案510可以包括Ge-Sb-Te化合物材料、As-Sb-Te化合物材料、As-Ge-Sb-Te化合物材料、Sn-Sb-Te化合物材料、Ag-1n-Sb-Te化合物材料、In-Sb-Te化合物材料、第5A族元素-Sb-Te化合物材料、第6A族元素-Sb-Te化合物材料、第5A族元素-Sb-Se化合物材料、第6A族元素-Sb-Se化合物材料、Ge-Sb化合物材料、In-Sb化合物材料、Ga-Sb化合物材料、和掺杂的Ge-Sb-Te化合物材料中的至少一种。掺杂的Ge-Sb-Te化合物材料可以用碳(C)、氮(N)、硼(B)、铋(Bi)、硅(Si)、磷(P)、铝(Al)、镝(Dy)和钛(Ti)中的至少一种掺杂。盖电极520可以由导电的金属氮化物形成。图3D示出根据一些示例性实施方式的数据存储器件的数据存储部的另一示例的截面图。参考图3D，根据一个示例的数据存储部DS可以包括下电极610、上电极630以及设置在下电极610和上电极630之间的过渡金属氧化物图案620。至少一个电路径625可以通过编程操作在过渡金属氧化物图案620中产生或者从过渡金属氧化物图案620消失。电路径625的两端可以分别连接到下电极610和上电极630。当产生电路径625时，数据存储部DS可具有低电阻值。当电路径625消失时，数据存储部DS可具有高电阻值。数据存储部DS可以使用由电路径625引起的电阻值之间的差异来存储逻辑数据。例如，过渡金属氧化物图案620可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、(Pr, Ca) MnO3 (PCMO)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡_锆氧化物和钡-锶-锆氧化物中的至少一种。下电极610和上电极630可以包括导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)、过渡金属(例如，钛和/或钽)、和稀土金属(例如，钌和/或钼)中的至少一种。同时，贯通柱140可以通过除了绝缘间隔物135之外的另一绝缘体与板导电图案120绝缘。这将参考图4描述。根据以上实施方式，在此描述的数据存储器件的示例性方面可以实施用于不同类型的存储装置，诸如磁随机存取存储器(MRAM)装置、相变随机存取存储器(PRAM)装置或电阻随机存取存储器(RRAM)装置。在这样的装置中，不同的电压可以供应到位线和字线，并经由板导电图案120供应到第一源/漏端子(S/D1)，以便执行MRAM、PRAM或RRAM装置的正常功能。图4是示出根据一些示例性实施方式的数据存储器件的修改实施方式的截面图。参考图4，绝缘体136可以受限制地设置在每个贯通柱140和板导电图案120之间。例如，绝缘体136可以受限制地设置在板导电图案120中的每个板孔PH’的内部侧壁与每个贯通柱140之间。可以对通过通孔130暴露的板导电图案120执行处理工艺，由此形成绝缘体136。处理工艺可以是氧化工艺和/或氮化工艺。因而，绝缘体136可以包括例如氧化物、氮化物或氮氧化物。例如，当板导电图案120由掺杂硅形成时，绝缘体136可以由硅氧化物、硅氮化物或硅氮氧化物形成。因为绝缘体136通过处理工艺形成，所以板孔PH’的宽度可以大于形成在第二层间电介质层125中的通孔130的区域的宽度。然而，板孔PH’也可以与通孔130对准。
根据当前修改实施方式，由于绝缘体136，可以省略图1A和图1B中示出的绝缘间隔物135。或者，图1A和图1B中示出的绝缘间隔物135可以添加到包括图4的绝缘体136的数据存储器件中。在该情形下，贯通柱140可以通过绝缘间隔物135和绝缘体136而与板导电图案120绝缘。图1A至图1C和图2中示出的接触线图案115L可以替换为具有另一形状的接触结构。这将参考图5A和图5B描述。图5A是示出根据一些示例实施方式的另一修改实施方式的平面图，图5B是沿图5A的线II1-1II’截取的示例性截面图。参考图5A和图5B，多个导电接触图案诸如接触柱115P可以分别穿透第一层间电介质层113并连接到第一源/漏区S/D1。在平面图中，接触柱115P可以沿行和列布置。接触柱115P的顶表面可以与板导电图案120的底表面接触，接触柱115P的底表面可以分别连接到第一源/漏区S/D1。接触柱115P可以由与图1A至图1C的接触线图案115L相同的材料形成。图6A至图12A是示出根据一些示例性实施方式的数据存储器件的制造方法的透视图，图6B至图12B分别是沿图6A至图12A的线IV-1V’截取的示例性截面图。参考图6A和图6B，器件隔离图案102可以形成在用第一导电类型的掺杂剂掺杂的半导体基板100中以定义沿一个方向延伸的有源线图案ALP。所述一个方向可以平行于图6A的X轴。有源线图案ALP可以通过相等的间隔相互平行地延伸。沿所述一个方向延伸的沟槽可以形成在基板100中 ，然后器件隔离图案102可分别形成为填充所述沟槽。凹陷区105c和105i可以形成为交叉有源线图案ALP和器件隔离图案102。凹陷区105c和105i可以彼此平行。在平面图中，凹陷区105c和105i可以沿垂直于所述一个方向的方向延伸。该垂直方向可以平行于图6A的y轴。凹陷区105c和105i可具有槽形状。掩模图案(未示出)可以形成在基板100上，然后可以使用掩模图案作为蚀刻掩模蚀刻有源线图案ALP和器件隔离图案102，由此形成凹陷区105c和105i。凹陷区105c和105i可以包括隔离凹陷区105i和单元凹陷区105c。隔离凹陷区105i可以将有源线图案ALP划分为单元有源部分CA。单元凹陷区105c可以交叉单元有源部分CA。在一些实施方式中，成对的单元凹陷区105c可以形成在彼此相邻的成对的隔离凹陷区105 之间，如图6A和图6B所示。单元凹陷区105c和隔离凹陷区105i可以同时形成。或者，在其它实施方式中，单元凹陷区105c可以在形成隔离凹陷区105i之后形成。在又一实施方式中，隔离凹陷区105 可以在形成单元凹陷区105c之后形成。参考图7A和图7B，隔离栅电介质层107i可以形成在隔离凹陷区105i的内表面上。单元栅电介质层107c可以形成在单元凹陷区105c的内表面上。单元栅电介质层107c和隔离栅电介质层107i可以同时形成。或者，在其它实施方式中，可以在形成隔离栅电介质层107i之后，形成单元栅电介质层107c。在又一实施方式中，可以在形成单元栅电介质层107c之后，形成隔离栅电介质层107i。单元栅电介质层107c和/或隔离栅电介质层107i也可以形成在单元有源部分CA的顶表面上。单元栅电介质层107c和隔离栅电介质层107i可以通过热氧化工艺、化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成。
填充凹陷区105c和105i的栅极导电层可以形成在具有单元栅电介质层107c和隔离栅电介质层107i的基板100上。可以去除凹陷区105c和105i外的栅极导电层，从而形成单元栅电极CGE和隔离栅电极IGE。单元栅电极CGE和隔离栅电极IGE的顶表面可以凹进以低于在单元有源部分CA的基板100的顶表面。可以对栅极导电层执行回蚀工艺，从而去除凹陷区105c和105i外的栅极导电层，然后栅电极CGE和IGE的顶表面可以凹进以低于单元有源部分CA的顶表面。或者，可以顺序地执行化学机械抛光(CMP)工艺和凹进工艺，以形成顶表面低于单元有源部分CA的顶表面的栅电极CGE和IGE。在一个实施方式中，盖电介质层形成在基板100上。盖电介质层填充栅电极CGE和IGE上的凹陷区105c和105i。盖电介质层可以被平坦化以分别形成栅电极CGE和IGE上的盖电介质图案110。例如，盖电介质层可以通过回蚀工艺和/或CMP工艺被平坦化。第二导电类型的掺杂剂离子可以使用盖电介质图案110作为离子注入掩模而注入到单元有源部分CA中。结果，可以形成第一和第二源/漏区S/D1和S/D2。第一源/漏区S/D1可以形成在成对的单元栅电极CGE之间的每个单元有源部分CA中。成对的第二源/漏区S/D2可以分别形成在每个单元有源部分CA的两个边缘区域中。因而，多个单元选择部可以形成在基板100处。参考图8A和图8B,第一层间电介质层113可以形成在基板100的整个表面上。第一层间电介质层113可以被图案化以形成暴露第一源/漏区S/D1的接触槽。接触槽可以延伸为平行于单元栅电极CGE。每个接触槽可以暴露沿平行于单元栅电极CGE的方向布置的源/漏区S/D1。接触导电层可以形成在基板100上从而填充接触槽。接触导电层可以被平坦化以形成分别填充接触槽的接触线图案115L。参考图9A和图9B，覆盖单元选择部的板导电图案120可以形成在第一层间电介质层113上。板导电图案120可以包括例如一层导电材料。板导电图案120可以形成在数据存储器件的单元阵列区中。例如，在一个实施方式中，板导电图案120未形成在数据存储器件的外围电路区中。板导电图案可以覆盖数据存储器件的整个单元阵列区。板导电层可以形成在第一层间电介质层113上，然后板导电层可以被图案化以形成板导电图案120。板导电图案120可以与接触线图案115L接触并且电连接到第一源/漏区S/D1。在一个实施方式中，板导电图案120覆盖第一层间电介质层113以及第一和第二源/漏区的整个连续部分。参考图1OA和图10B,在一个实施方式中，第二层间电介质层125形成在具有板导电图案120的基板100上。接着,第二层间电介质层125、板导电图案120和第一层间电介质层113可以被依次图案化以形成多个通孔130。在一些实施方式中，通孔130可以分别暴露第二源/漏区S/D2。板孔PH可以通过形成通孔130而形成在板导电图案120中。板孔PH与形成在板导电图案120中的通孔130的区域相应。参考图1lA和图11B，在一个实施方式中，绝缘层共形地形成在具有通孔130的基板100上。绝缘层可以被平坦化直到暴露通孔130的底表面，由此形成绝缘间隔物135。每个绝缘间隔物135可以形成在每个通孔130的内部侧壁上。每个绝缘间隔物135可以基本上形成在每个通孔130的整个内部侧壁上。在一个实施方式中，导电层形成在具有绝缘间隔物135的基板100上。导电层可以填充通孔130。导电层可以被平坦化以分别在通孔130中形成贯通柱140。每个贯通柱140可以连接到通过每个通孔130暴露的第二源/漏区S/D2。贯通柱140由于绝缘间隔物135而与板导电图案120绝缘。参考图12A和图12B，多个数据存储部DS形成在第二层间电介质层125上。在示出的实施方式中，数据存储部DS分别直接连接到贯通柱140。数据存储部DS的底表面可以分别与贯通柱140的顶表面接触。可以在数据存储层形成在第二层间电介质层125上之后，数据存储层可以被图案化以形成数据存储部DS。数据存储部DS可以沿行和列布置。行可以平行于X轴，列可以平行于I轴。再次参考图1A至图1C，接着，第三层间电介质层145可以形成在基板100的整个表面上。在一些实施方式中，第三层间电介质层145可以被平坦化直到暴露数据存储部DS。接着，位线150可以形成在第三层间电介质层145上。因而，可以实现图1A至图1C和图2中示出的数据存储器件。或者，在形成第三层间电介质层145之后，可以不暴露数据存储部DS。在该情形下，接触插塞可以形成为穿透第三层间电介质层145。接触插塞可以分别连接到数据存储部DS0接着，位线150可以形成为连接到接触插塞。根据上述制造数据存储器件的方法，可以获得参考图1A至图1C和图2描述的数据存储器件的效果和/或优点。另外，第二层间电介质层125、板导电图案120和第一层间电介质层113可以被依次图案化以形成通孔130，然后可以分别在通孔130中形成贯通柱140。因而，板孔PH可以形成为与通孔130对准。结果，可以最小化贯通柱140穿过的板孔PH的尺寸,从而可以最大化板导电图案120的平坦区域。接着，将描述图4的数据存储器件的一示例性制造方法。图13是示出根据一些示例性实施方式的数据存储器件的制造方法的修改实施方式的截面图。参考图1OB和图13，在形成通孔130之后，可以对通过通孔130的内部侧壁暴露的板导电图案120执行处理工艺。该处理工艺可以包括氧化工艺和氮化工艺中的至少一种。因而，可以形成图13中示出的绝缘体136。板导电图案120，其通过通孔130的内部侧壁暴露，可以通过处理工艺被氧化和/或氮化，由此形成绝缘体136。由于所述处理工艺，绝缘体136可以受限制地形成在通孔130的内部侧壁的由板导电图案120形成的一部分上。因为绝缘体136通过所述处理工艺形成，所以板导电图案120的板孔PH’的宽度可大于通孔130的形成在第二层间电介质层125中的部分的宽度。在一些实施方式中，由于所述处理工艺，通孔130的底表面可以被氧化和/或氮化从而产生副产物(例如，氧化物和/或氮化物)。在该情形下，在执行所述处理工艺之后，可以执行各向异性蚀刻工艺以去除通孔130的底表面上的副产物(例如，氧化物和/或氮化物)。因为通孔130的底表面上的副产物通过各向异性蚀刻工艺去除，所以绝缘体136可以保留
并且可以暴露第二源/漏区S/D2。接着，图4的贯通柱140可以形成为分别填充通孔130。接着，可以执行参考图12A、图12B、图1A、图1B、图1C和图2描述的后续工艺。结果，可以实现图4中示出的数据存储器件。在其它实施方式中，可以在形成绝缘体136之后并在形成图4的贯通柱140之前，可形成参考图1lA和图1lB描述的绝缘间隔物135。接着，将描述图5A和图5B的数据存储器件的制造方法。图14是示出根据一些示例性实施方式的数据存储器件的制造方法的另一修改实施方式的透视图。参考图7A和图14，第一层间电介质层113可以形成在具有单元选择部的基板100上，然后接触柱115P可以形成为穿透第一层间电介质层113。接触柱115P可以分别连接到第一源/漏区S/D1。接着，可以执行参考图9A至图12A、图9B至图12B、图1A至图1C以及图2描述的后续工艺，以实现图5A和图5B的数据存储器件。参考图14描述的制造方法也可以应用于参考图13描述的制造方法。第二实施方式在另一实施方式中，第一实施方式中描述的相同兀件将通过相同的附图标记或者相同的参考符号表示。为了说明的容易且便利，将省略或简要陈述与第一实施方式中相同的元件的描述。在下文中，将主要描述第二实施方式和第一实施方式之间的差异。图15A是示出根据一个示例性实施方式的数据存储器件的平面图，图15B是沿图15A的线V-V’截取的示例性截面图，图16是示出根据一个实施方式的数据存储器件的示例性透视图。图17是示出根据其它示例性实施方式的数据存储器件的修改实施方式的截面图。为了清晰地示出根据图15A、图15B和图16中示出的实施方式的数据存储器件的部件，在图16中省略一些部件(例如，层间电介质层和位线)。参考图15A、图15B和图16，多个单元选择部可以设置在基板100处。单元选择部可以与第一实施方式中描述的单兀选择部相同。下电介质层205可以设置在基板100上并且覆盖单元选择部。下电介质层205可以包括例如氧化物层、氮化物层和/或氮氧化物层。多个下柱210可以穿透下电介质层205。多个下柱210可以分别连接到单元选择部的第二端子(即，第二源/漏区S/D2)。多个数据存储部DS可以设置在下电介质层205上。数据存储部DS可以分别连接到下柱210。数据存储部DS可以通过下柱210分别电连接第二源/漏区S/D2。在平面图中，数据存储部DS可以沿行和列布置。下柱210可以由导电材料形成。例如，下柱210可以包括用掺杂剂掺杂的半导体材料(例如，掺杂硅)、金属(例如，钨、铝、钛和/或钽)、导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)以及金属-半导体化合物(例如，金属硅化物)中的至少一种。每个数据存储部DS可以是例如参考图3A至图3D描述的数据存储部DS之一。在一些实施方式中，如果图15A、图15B和图16的数据存储部DS包括图3C的相变材料图案510，则下柱210可以与加热器电极相应。第一层间电介质层215可以设置在数据存储部DS上。第一层间电介质层215可以覆盖数据存储部DS的侧壁和顶表面。第一层间电介质层215可以包括例如氧化物层、氮化物层和/或氮氧化物层。板导电图案120可以设置在第一层间电介质层215上。板导电图案120覆盖单兀选择部。另外，如图15A和图15B所示，板导电图案120可以覆盖数据存储部DS。换言之，板导电图案120可以设置在数据存储部上方。数据存储部DS通过第一层间电介质层215与板导电图案120绝缘。接触线图案220L可以依次穿透第一层间电介质层215和下电介质层205，以便连接到第一源/漏区S/D1。每个接触线图案220L可以连接到组成每行的第一源/漏区S/D1。接触线图案220L的顶表面可以连接到板导电图案120的底表面。因而，板导电图案120可以通过接触线图案220L电连接到第一源/漏区S/D1。接触线图案220L可以由与图1A至图1C和图2的接触线图案115L相同的材料形成。在其它实施方式中，类似于图5A和图5B的接触柱115P，接触线图案220L可以替换为接触柱，所述接触柱依次穿透第一层间电介质层215和下电介质层205并分别连接到第一源/漏区S/D1。第二层间电介质层225可以设置在板导电图案120上。第二层间电介质层225可以包括例如氧化物层、氮化物层和/或氮氧化物层。贯通柱240可以依次穿透第二层间电介质层225、板导电图案120和第一层间电介质层215，使得贯通柱240可以分别直接连接到数据存储部DS。贯通柱240与板导电图案120绝缘。贯通柱240可以分别与数据存储部DS的顶表面接触。换言之，数据存储部DS可以分别与贯通柱240的底表面接触。在平面图中，每个贯通柱240可以与设置在每个贯通柱240下面的数据存储部DS重叠。贯通柱240可以由与图1A至图1C和图2的贯通柱140相同的材料形成。贯通柱240可以分别设置在依次穿透第二层间电介质层225、板导电图案120和第一层间电介质层215的通孔230中。通孔230可以分别暴露数据存储部DS的顶表面。由于通孔230，板孔PH可以被定义在板导电图案120中。每个板孔PH可以与形成在板导电图案120中的每个通孔230的区域相应。绝缘间隔物235可以设置在每个贯通柱240与每个通孔230的内部侧壁之间。贯通柱240可以通过绝缘间隔物235与板导电图案120绝缘。绝缘间隔物235可以包括例如氮化物、氧化物和/或氮氧化物。如图17所示，绝缘间隔物235可以替换为绝缘体236,绝缘体236通过对由通孔230的内部侧壁暴露的板导电图案120执行处理工艺形成。贯通柱240可以通过绝缘体236与板导电图案120绝缘。处理工艺可以与第一实施方式的处理工艺相同。每个绝缘体236可以受限制地形成在贯通柱240和板导电图案120之间。换言之，每个绝缘体236可以受限制地设置在板导电图案120中的每个板孔PH与每个贯通柱240之间。由于所述处理工艺，板孔PH’的宽度可大于形成在第二层间电介质层225中的通孔230的区域的宽度。在其它实施方式中，绝缘间隔物235和绝缘体236可以全部设置在板导电图案120和贯通柱240之间。再次参考图15A、图15B和图16，位线150可以设置在第二层间电介质层225上。在平面图中，贯通柱240可以沿行和列布置。位线150可以延伸以平行于各行。每条位线150可以连接到组成每行的贯通柱240的顶表面。在根据当前实施方式的数据存储器件中，板导电图案120覆盖多个单元选择部，数据存储部DS可以设置在板导电图案120和多个单元选择部之间。换言之，板导电图案120可以覆盖单元选择部和数据存储部DS。贯通柱240穿透板导电图案120从而分别接触数据存储部DS。这里，贯通柱240与板导电图案120绝缘。因而，由于具有更宽的平坦区域的板导电图案120，可以提供稳定的参考电压到数据存储器件的存储单元。结果，可以实现具有极佳可靠性的数据存储器件。另外，因为数据存储部DS、板导电图案120和位线150可以竖直地堆叠，所以可以实现高集成的数据存储器件。图18A至图21A是示出根据某些实施方式的数据存储器件的制造方法的透视图。图18B至图21B是分别沿图18A至图21A的线V1-VI’截取的示例性截面图。根据一个实施方式的数据存储器件的制造方法可以包括参考图6A、图6B、图7A和图7B描述的单元选择部的形成方法。
参考图18A和图18B，下电介质层205可以形成在具有单元选择部的基板100上。下柱210可以形成为穿透下电介质层205。下柱210可以分别连接到第二源/漏区S/D2。数据存储部DS可以形成在下电介质层205上。数据存储部DS可以分别形成在下柱210的顶表面上。在平面图中，数据存储部DS可以沿行和列布置。数据存储部DS可以设置在单元选择部上方。参考图19A和图19B，第一层间电介质层215可以形成在具有数据存储部DS的基板100上。第一层间电介质层215的顶表面可以被平坦化。具有平坦化的顶表面的第一层间电介质层215覆盖数据存储部DS。接触线图案220L可以形成为依次穿透第一层间电介质层215和下电介质层205。接触线图案220L可以延伸为平行于栅电极CGE和IGE。每个接触线图案220L可以连接到组成每行的第一源/漏区S/D1。在其它实施方式中，接触线图案220L可以替换为接触柱。接触柱可以依次穿透第一层间电介质层215和下电介质层205，并分别连接到第一源/漏区S/D1。板导电图案120形成在第一层间电介质层215上。板导电图案120覆盖单兀选择部。另外，板导电图案120覆盖数据存储部DS。板导电图案120可以连接到接触线图案220L。参考图20A和图20B，第二层间电介质层225可以形成在板导电图案120上。第二层间电介质层225、板导电图案120和第一层间电介质层215可以依次被图案化以形成分别暴露数据存储部DS的通孔230。由于通孔230的形成，如上所述的板孔PH可以形成在板导电图案120中。参考图21A和图21B，绝缘层可以共形地形成在具有通孔230的基板100上，然后该绝缘层可以通过回蚀工艺被蚀刻直到暴露通孔230下面的数据存储部DS。结果，绝缘间隔物235可以分别形成在通孔230的内部侧壁上。贯通柱240可以分别形成在具有绝缘间隔物235的通孔230中。然后，可以形成图15A、图15B和图16中示出的位线150。因而，可以实现图15A、图15B和图16的数据存储器件。现在将描述诸如图17示出的数据存储器件的制造方法的区别特征。可以省略绝缘间隔物235的形成。可以对通过图20A和图20B的通孔230的内部侧壁暴露的板导电图案120执行处理工艺，由此形成图17的绝缘体236。在一些实施方式中，由于所述处理工艺，通孔230的底表面可以被氧化和/或氮化以产生副产物(例如，氧化物和/或氮化物)。在该情形下，可以执行各向异性蚀刻工艺以在形成绝缘体236之后并且在形成图17的贯通柱240之前去除副产物。因而，具有绝缘体236的通孔230可以分别暴露数据存储部DS，从而贯通柱240可以分别连接到数据存储部DS。如上所述的数据存储器件可以使用不同的封装技术来封装。例如，在以上的图中讨论的不同栅极、位线和板导电层可以通过穿孔电极和/或内部线路电连接到或直接电连接到芯片焊盘、导电凸块或球、或其它外部连接器，所述外部连接器配置为连接到图中示出的数据存储器件外部的控制器或其它电路。例如，根据上述实施方式的数据存储器件可以使用层叠封装(POP)技术、球栅阵列封装(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中的管芯技术、晶片形式的管芯技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形封装(SOIC)技术、缩小的小外形封装(SSOP)技术、薄的小外形封装(TSOP)技术、薄的四方扁平封装(TQFP)技术、系统内封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术以及晶圆级处理层叠封装(WSP)技术中的任意一种封装。其中安装有根据上述实施方式的其中之一的数据存储器件的封装还可以包括控制数据存储器件的至少一个半导体器件(例如，控制器和/或逻辑器件)。图22是根据某些实施方式的用于实施数据存储器件的示例性电路图。图22中示出的电路可以例如使用以上讨论的其中一个实施方式形成。如图22所示，多个单元选择部，诸如晶体管，包括配置用于接收且电连接到参考电压Vref的第一源/漏区、电连接到数据存储部(例如，诸如关于图3A-图3D所论述的)的第二源/漏区以及栅电极。第一栅电极，诸如单元栅电极，配置用于接收且电连接到单元栅电压源。第一栅电极可以连接到例如用于接收字线电压AV的字线。第二栅电极，诸如隔离栅电极，配置用于接收且电连接到隔离栅电压VK。参考电压Vref可以例如供应到板导电图案，诸如在以上实施方式中论述的。如在图22中进一步示出的，位线连接到数据存储部，使得每列数据存储部连接到单一的位线。每条位线可以配置用于接收并电连接到位线电压不同的电压可以例如从外部源诸如控制器、功率源和/或地(ground)供应。如以上关于图3A-图3D所讨论的，数据存储部可具有磁、相变和/或电阻性能，以便实施MRAM、PRAM或RRAM装置。图23是示出包括根据示例性实施方式的数据存储器件的电子系统的一示例的示意性框图。参考图23,根据一个实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其被传送的路径。控制器1110可以包括微处理器、数字信号处理器、微控制器或另一逻辑装置的至少之一。另一逻辑装置可具有与微处理器、数字信号处理器和微控制器中的任何一个类似的功能。I/o单元1120可以包括键板、键盘和/或显示装置。存储器1130可以存储数据和/或命令。存储器件1130可以包括根据如上所述的实施方式的至少一个数据存储器件。这些器件可以包括用于将例如不同的字线和位线以及板导电层连接到控制器1110或电子系统1100的其它部件的外部端子。存储器件1130还可以包括另一类型的半导体存储器件，其不同于如上所述的数据存储器件。接口单元1140可以传送电数据到通信网络或可以自通信网络接收电数据。接口单元1140可以无线或通过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。虽然在图中未示出，但是电子系统1100还可以包括快速DRAM装置和/或快速SRAM装置，其用作用于改善控制器1110的操作的高速缓冲存储器。电子系统1100可以应用于例如个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或其它的电子产品。其它电子产品可以通过无线信号接收或传送信息数据。图24是示出包括根据示例性实施方式的数据存储器件的存储卡的一示例的示意性框图。
参考图24，根据一个实施方式的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据如上述实施方式的至少一个数据存储器件。在其它实施方式中，存储器件1210还可以包括另一类型的半导体存储器件，其不同于根据上述实施方式的数据存储器件。例如，存储器件1210还可以包括动态随机存取存储器(DRAM)装置和/或静态随机存取存储器(SRAM)装置。存储卡1200可以包括控制主机与存储器件1210之间的数据通信的存储器控制器1220。存储器控制器1220可以包括控制存储卡1200的总操作的中央处理器(CPU)1222。此外，存储器控制器1220可以包括用作CPU 1222的操作存储器的SRAM器件1221。此外，存储器控制器1220还可以包括主机接口单元1223和存储器接口单元1225主机接口单元1223可以配置为包括在存储卡1200和主机之间的数据通信协议。存储器接口单元1225可以将存储器控制器1220连接到存储器件1210。存储器控制器1220还可以包括错误检查和校正(ECC)单元1224。ECC单元1224可以检测并纠正从存储器件1210读出的数据的错误。即使在图中未示出，存储卡1200还可以包括存储代码数据的只读存储器(ROM)装置以与主机接口。存储卡1200可以用作便携式存储数据卡。或者，存储卡1200可以实现为用作计算机系统的硬盘的固态盘(SSD )。根据如上所述的示例数据存储器件，板导电图案具有覆盖多个单元选择部的板形状，并可以包括导电柱穿过其形成的孔，该导电柱连接到基板中的晶体管。因而，板导电图案可具有宽的平坦区域。结果，当执行读操作和/或编程操作时，用于读和/或编程操作的参考电压可以通过板导电图案被稳定地提供到单元选择部。因而，可以实现具有极佳可靠性的数据存储器件。另外，数据存储部可以分别直接连接到穿透板导电图案并与板导电图案绝缘的贯通柱。因而，板导电图案和数据存储部可以竖直地层叠。结果，可以防止或最小化可由板导电图案引起的数据存储器件的面积增加。因而，可以实现高集成的数据存储器件。虽然已经参考示例实施方式描述了公开，但是对于本领域的技术人员来说显然地是，可以进行各种改变和变型而不脱离本发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因而，本发明构思的范围将由权利要求书及其等效物的最宽可允许解释确定，而不会受前述描述约束或限制。
权利要求
1.一种数据存储器件，包括: 多个单元选择部，形成在基板中； 板导电图案，覆盖所述单元选择部，所述板导电图案电连接到所述单元选择部的第一端子； 多个贯通柱，穿透所述板导电图案，所述多个贯通柱与所述板导电图案绝缘；以及 多个数据存储部，分别直接连接到所述多个贯通柱， 其中所述数据存储部分别电连接到所述单元选择部的第二端子。
2.根据权利要求1所述的数据存储器件，其中在平面图中，每个所述贯通柱与连接到所述贯通柱的所述数据存储部重叠。
3.根据权利要求1所述的数据存储器件，其中每个所述数据存储部直接连接到相应的贯通柱的顶表面； 其中每个所述数据存储部通过相应的贯通柱电连接到单元选择部的第二端子；以及 其中所述数据存储部设置在所述板导电图案上方。
4.根据权利要求3所述的数据存储器件，还包括: 设置在所述数据存储部上的位线， 其中在平面图中，所述数据存储部沿行和列布置，以及 其中每条所述位线电连接到构成每个所述行的所述数据存储部。
5.根据权利要求1所述的数据存储器件，其中每个所述数据存储部设置在相应的贯通柱下面，使得每个所述数据存储部直接连接到相应的贯通柱的底表面；以及 其中所述板导电图案覆盖所述数据存储部。
6.根据权利要求5所述的数据存储器件，还包括: 设置在所述贯通柱上的位线， 其中在平面图中，所述贯通柱沿行和列布置，以及 其中每条所述位线连接到构成每个所述行的所述贯通柱的顶表面。
7.根据权利要求1所述的数据存储器件，其中所述板导电图案具有多个板孔； 其中所述多个贯通柱分别穿过所述多个板孔；以及 其中所述板孔彼此间隔开。
8.根据权利要求1所述的数据存储器件，其中每个所述单元选择部是场效应晶体管； 其中每个所述单元选择部的第一源/漏区和第二源/漏区分别与所述第一端子和所述第二端子相应；以及 其中每个所述单元选择部的栅电极设置在形成于所述基板中的凹陷区中。
9.一种数据存储器件，包括: 多个单元选择部，至少部分地形成在基板中； 第一层间电介质层、板导电图案和第二层间电介质层，顺序地层叠在所述单元选择部上，所述板导电图案覆盖所述单元选择部，所述板导电图案电连接到所述单元选择部的第一端子; 多个贯通柱，依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层，所述多个贯通柱分别电连接到所述单元选择部的第二端子，所述多个贯通柱与所述板导电图案绝缘；以及多个数据存储部，设置在所述第二层间电介质层上，所述多个数据存储部分别连接到所述贯通柱的顶表面。
10.根据权利要求9所述的数据存储器件，还包括: 位线，设置在所述数据存储部上， 其中在平面图中，所述数据存储部沿行和列布置，以及 其中每条所述位线电连接到构成每个所述行的所述数据存储部的顶表面。
11.根据权利要求9所述的数据存储器件，其中所述多个贯通柱分别设置在依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的多个通孔中，以及 其中每个所述贯通柱通过设置在每个所述通孔的内部侧壁与每个所述贯通柱之间的绝缘间隔物而与所述板导电图案绝缘。
12.根据权利要求9所述的数据存储器件，其中所述多个贯通柱分别设置在依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的多个通孔中， 其中每个所述贯通柱通过设置在每个所述贯通柱与所述板导电图案之间的绝缘体而与所述板导电图案绝缘；以及 其中所述绝缘体包括通过对经每个所述通孔的内部侧壁暴露的所述板导电图案执行处理工艺而形成的材料。
13.根据权利要求9所述的数据存储器件，其中所述单元选择部包括: 多个单元有源部分，定义在所述基板中且沿行和列布置； 成对的单元栅电极，分别设置在与构成每个所述列的所述单元有源部分交叉的成对的单元凹陷区中； 单元栅电介质层，设置在每个所述单元栅电极与所述基板之间； 第一源/漏区，形成在所述成对的单元栅电极之间的每个所述单元有源部分中，所述第一源/漏区与所述第一端子相应；以及 成对的第二源/漏区，分别形成在每个所述单元有源部分的两个边缘区域中， 其中所述第二源/漏区与所述第二端子相应，所述成对的单元栅电极设置在所述成对的第二源/漏区之间。
14.根据权利要求13所述的数据存储器件，其中形成在每个所述单元有源部分中的所述成对的单元栅电极、所述第一源/漏区和所述成对的第二源/漏区构成成对的所述单元选择部；以及 其中所述成对的所述单元选择部共用形成在每个所述单元有源部分中的所述第一源/漏区。
15.根据权利要求13所述的数据存储器件，还包括: 器件隔离图案，设置在所述基板中以定义平行于所述行延伸的多个有源线图案； 多个隔离栅电极，分别设置在交叉所述有源线图案和所述器件隔离图案的多个隔离凹陷区中；以及 隔离栅电介质层，设置在每个所述隔离栅电极与每个所述隔离凹陷区的内表面之间， 其中所述隔离凹陷区将每个所述有源线图案划分为所述单元有源部分。
16.根据权利要求15所述的数据存储器件， 其中隔离电压在操作期间被施加到所述隔离栅电极；以及其中所述隔离电压防止沟道形成在所述隔离凹陷区的所述内表面下面的所述有源线图案中。
17.根据权利要求15所述的数据存储器件，其中所述隔离栅电极由与所述单元栅电极相同的材料形成；以及 其中所述隔离栅电极平行于所述单元栅电极延伸。
18.根据权利要求15所述的数据存储器件，还包括: 盖电介质图案，分别设置在所述单元栅电极上的所述单元凹陷区中以及所述隔离栅电极上的所述隔离凹陷区中。
19.根据权利要求13所述的数据存储器件，还包括: 接触线图案，穿透所述第一层间电介质层，所述接触线图案连接到构成每个所述列的所述单元有源部分中的所述第一源/漏区， 其中所述接触线图案平行于所述列延伸，所述板导电图案通过所述接触线图案电连接到所述第一源/漏区。
20.根据权利要求13所述的数据存储器件，还包括: 多个接触柱，穿透所述第一层间电介质层，所述多个接触柱分别连接到所述第一源/漏区， 其中所述板导电图案通过所述接触柱电连接到所述第一源/漏区。
21.一种数据存储器件，包括: 多个单元选择部，至少部分地形成在基板中； 下电介质层，设置在所述单元选择部上； 多个数据存储部，设置在所述下电介质层上； 第一层间电介质层、板导电图案和第二层间电介质层，顺序地层叠在所述数据存储部上；以及 多个贯通柱，依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层，所述多个贯通柱分别连接到所述数据存储部的顶表面， 其中所述贯通柱与所述板导电图案绝缘，所述板导电图案电连接到所述单元选择部的第一端子，所述数据存储部分别电连接到所述单元选择部的第二端子。
22.根据权利要求21所述的数据存储器件，还包括: 位线，设置在所述第二层间电介质层上， 其中在平面图中，所述贯通柱沿行和列布置；以及 其中每条所述位线连接到构成每个所述行的所述贯通柱的顶表面。
23.根据权利要求21所述的数据存储器件，还包括: 多个下柱，穿透所述下电介质层， 其中每个所述下柱将每个所述数据存储部连接到相应的单元选择部的所述第二端子。
24.根据权利要求21所述的数据存储器件，其中所述多个贯通柱分别设置在依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的多个通孔中，并且分别暴露所述数据存储部；以及 其中每个所述贯通柱通过设置在每个所述通孔的内部侧壁与相应的贯通柱之间的绝缘间隔物而与所述板导电图案绝缘。
25.根据权利要求21所述的数据存储器件，其中所述多个贯通柱分别设置在依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层并且分别暴露所述数据存储部的多个通孔中；以及 其中每个所述贯通柱通过设置在每个所述贯通柱与所述板导电图案之间的绝缘体而与所述板导电图案绝缘；以及 其中所述绝缘体包括通过对经每个所述通孔的内部侧壁暴露的所述板导电图案执行处理工艺而形成的材料。
26.根据权利要求21所述的数据存储器件，还包括: 接触线图案，依次穿透所述第一层间电介质层和所述下电介质层， 其中在平面图中，所述接触线图案沿一个方向延伸，并连接到沿所述一个方向布置的所述第一端子；以及 其中所述板导电图案通过所述接触线图案电连接到所述第一端子。
27.根据权利要求21所述的数据存储器件，还包括: 接触柱，依次穿透所述第一层间电介质层和所述下电介质层， 其中所述接触柱分别连接到所述第一端子；以及 其中所述板导电图案通过所述接触柱电连接到所述第一端子。
28.—种制造数据存储器件的方法，所述方法包括: 在基板中形成单元选择部； 相继形成第一层间电介质层、板导电图案和第二层间电介质层，所述板导电图案电连接到所述单元选择部的第一端子； 形成依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的多个贯通柱，所述多个贯通柱与所述板导电图案绝缘；以及形成分别直接连接到所述多个贯通柱的多个数据存储部， 其中所述数据存储部分别电连接到所述单元选择部的第二端子。
29.根据权利要求28所述的方法，其中所述数据存储部形成在所述第二层间电介质层上；以及 其中所述数据存储部分别与所述贯通柱的顶表面接触。
30.根据权利要求29所述的方法，还包括: 形成填充所述数据存储部之间的空间的第三层间电介质层；以及 在所述第三层间电介质层上形成位线， 其中在平面图中，所述数据存储部沿行和列布置，以及 其中每条所述位线电连接到构成每个所述行的所述数据存储部。
31.根据权利要求29所述的方法，在形成所述板导电图案之前，该方法还包括: 形成穿透所述第一层间电介质层的接触线图案或接触柱， 其中所述板导电图案通过所述接触线图案或所述接触柱电连接到所述单元选择部的所述第一端子。
32.根据权利要求28所述的方法，其中所述数据存储部在形成所述第一层间电介质层之前形成； 其中所述板导电图案覆盖所述数据存储部；以及其中所述多个贯通柱分别设置在依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层并且分别暴露所述数据存储部的多个通孔中。
33.根据权利要求32所述的方法，在形成所述数据存储部之前，该方法还包括: 在所述单元选择部上形成下电介质层；以及 形成穿透所述下电介质层的下柱，所述下柱分别连接到所述单元选择部的所述第二端子， 其中所述数据存储部分别连接到所述下柱的顶表面。
34.根据权利要求33所述的方法，还包括: 在形成所述板导电图案之前，形成依次穿透所述第一层间电介质层和所述下电介质层的接触线图案或接触柱， 其中所述板导电图案通过所述接触线图案或所述接触柱电连接到所述单元选择部的所述第一端子。
35.根据权利要求32所述的方法，还包括: 在所述第二层间电介质层上形成位线， 其中在平面图中，所述贯通柱沿行和列布置；以及 其中每条所述位线电连接到构成每个所述行的所述贯通柱。
36.根据权利要求28所述的方法，其中形成所述贯通柱包括: 形成依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的通孔，所述通孔彼此间隔开； 分别在所述通孔的内部侧壁上形成绝缘间隔物；以及 分别在具有所述绝缘间隔物的所述通孔中形成所述贯通柱。
37.根据权利要求28所述的方法，其中形成所述贯通柱包括: 形成依次穿透所述第二层间电介质层、所述板导电图案和所述第一层间电介质层的通孔，所述通孔彼此间隔开； 对通过所述通孔的内部侧壁暴露的所述板导电图案执行处理工艺以形成绝缘体；以及 分别在具有所述绝缘体的所述通孔中形成所述贯通柱， 其中所述处理工艺包括氧化工艺和氮化工艺中的至少一种。
38.根据权利要求37所述的方法，还包括: 在执行所述处理工艺之后并且在形成所述贯通柱之前，执行各向异性蚀刻工艺以去除在所述通孔的底表面上的副产物， 其中所述副产物由所述处理工艺产生。
39.根据权利要求28所述的方法，其中形成所述单元选择部包括: 在所述基板中形成器件隔离图案从而定义平行延伸的有源线图案； 形成交叉所述有源线图案和所述器件隔离图案的凹陷区，其中所述凹陷区包括将有源线图案划分为单元有源部分的隔离凹陷区以及交叉所述单元有源部分的单元凹陷区；在每个所述隔离凹陷区的内表面上形成隔离栅电介质层以及在每个所述单元凹陷区的内表面上形成单元栅电介质层； 在每个所述隔离凹陷区中形成隔离栅电极以及在每个所述单元凹陷区中形成单元栅电极；以及在每个栅电极的两侧在所述单元有源部分中形成源/漏区。
40.根据权利要求39所述的方法，其中成对的所述单元栅电极交叉彼此相邻的一对所述隔离凹陷区之间的所述单元有源部分以及所述器件隔离图案； 其中形成在每个所述单元有源部分中的所述成对的单元栅电极分别包括于成对的所述单元选择部中； 其中所述成对的单元选择部共用形成在所述成对的单元栅电极之间的所述单元有源部分中的第一源/漏区； 其中所述成对的单元选择部包括分别形成在所述单元有源部分的两个边缘区域的成对的第二源/漏区；以及 其中所述第一源/漏区与所述第一端子相应，所述第二源/漏区与所述第二端子相应。
41.一种数据存储器件，包括: 基板； 形成阵列的多个数据存储元件； 多个贯通柱，每个贯通柱将所述基板的多个第一源/漏区中的其中一个连接到所述数据存储元件的其中一个；以及 板导电图案， 设置在所述基板的所述多个第一源/漏区与所述数据存储元件之间， 其中所述板导电图案包括多个孔，其中所述多个贯通柱穿过所述多个孔。
42.根据权利要求41所述的数据存储器件，还包括: 多个导电接触图案，连接在所述板导电图案与所述基板的多个第二源/漏区之间，其中每个接触图案将所述板导电图案电连接到所述基板的所述第二源/漏区中的至少一个。
43.根据权利要求42所述的数据存储器件，其中: 所述多个第一源/漏区和所述多个第二源/漏区是形成存储器的单元选择部的晶体管的部分；以及 所述数据存储元件配置用于存储数据位。
44.根据权利要求41所述的数据存储器件，还包括: 位线，连接到所述多个数据存储元件。
45.根据权利要求41所述的数据存储器件，其中: 所述板导电图案与所述多个贯通柱电绝缘。
46.根据权利要求41所述的数据存储器件，其中: 所述多个贯通柱的每一个直接连接到所述多个数据存储元件的相应数据存储元件；以及 当在平面图看时，所述多个贯通柱的每一个重叠源/漏区以及与其连接的数据存储元件。
47.根据权利要求41所述的数据存储器件，其中所述多个数据存储元件包括各磁隧道结，所述数据存储器件是磁随机存取存储器装置。
48.一种数据存储器件，包括: 基板，包括多个单元选择部； 多个数据存储部，设置在所述多个单元选择部上方；多个位线，电连接到所述多个数据存储部，并且设置在所述多个数据存储部上方；以及 板导电图案，设置在所述基板与所述多条位线之间，其中: 所述板导电图案包括多个板孔，多个贯通柱穿过所述多个板孔延伸；以及 所述板导电图案电连接到所述多个单元选择部并且与所述多个数据存储部电绝缘。
49.根据权利要求48所述的数据存储器件，其中: 所述多个贯通柱分别接触所述多个数据存储部。
50.根据权利要求49所述的数据存储器件，其中: 所述多个贯通柱的顶表面接触相应的数据存储部的底表面。
51.根据权利要求49所述的数据存储器件，其中: 所述多个贯通柱的底表面接触相应的数据存储部的顶表面。
52.根据权利要求48所述的数据存储器件，其中: 所述多个数据存储部形成阵列。
53.根据权利要求48所述的数据存储器件，其中所述多个单元选择部包括多个第一源/漏区，且还包括: 多个导电接触图案，连接在所述板导电图案与所述多个第一源/漏区之间。
54.根据权利要求48所述的数据存储器件，其中所述数据存储器件是磁随机存取存储器装置、相变随机存取 存储器装置或电阻随机存取存储器的其中之一。
全文摘要
本发明提供了数据存储器件及其制造方法。该器件可以包括多个单元选择部，形成在基板中；板导电图案，覆盖单元选择部且电连接到单元选择部的第一端子；多个贯通柱，穿透板导电图案且与板导电图案绝缘；以及多个数据存储部，分别直接连接到多个贯通柱。数据存储部可以分别电连接到单元选择部的第二端子。
文档编号H01L27/10GK103165608SQ20121054386
公开日2013年6月19日 申请日期2012年12月14日 优先权日2011年12月14日
发明者宋正宇, 李宰圭 申请人:三星电子株式会社