具有水平延伸的三维栅极结构及其制造方法

具有水平延伸的三维栅极结构及其制造方法
【专利摘要】本发明公开了一种具有水平延伸的三维栅极结构及其制造方法，在集成电路上的装置包括交替的半导体线与绝缘线叠层，以及在半导体线叠层上的栅极结构。栅极结构包括垂直部，及水平延伸部，而垂直部相邻于叠层的至少一侧上，水平延伸部在半导体线之间。相较于半导体线的侧边，绝缘线的侧边可凹入(recessed)，所以至少叠层的一侧包括半导体线之间的凹陷部。水平延伸部可在凹陷部。水平延伸部具有内侧表面，以及外侧表面，内侧表面相邻于绝缘线的侧边，外侧表面可齐平于半导体线的侧边。装置包括第二栅极结构，以及绝缘元件，而第二栅极结构与第一次提及的栅极结构分隔开，绝缘元件在第二栅极结构的水平延伸部与第一次提及的栅极结构之间。
【专利说明】具有水平延伸的三维栅极结构及其制造方法
【技术领域】
[0001]本发明关于叠层的晶体管结构，例如可使用于高密度的三维(3D)的存储器装置中，以及使用该结构的存储器装置。
【背景技术】
[0002]图1A绘示一 3D NAND闪存装置的透视图，此3D NAND闪存装置描述在一篇美国专利同时待审(co-pending)的申请案，申请号为13/078，311，该申请案在此被纳入参考，如同已被充分阐述。在图1A描述的3D NAND闪存装置包括交替的(alternating)半导体线和绝缘线的叠层。图中移除绝缘线以露出额外的结构。例如，移除在叠层中的半导体线间的绝缘线，以及移除半导体线叠层间的绝缘线。
[0003]在绝缘层上形成多层阵列，多层阵列包括共形(conformal)于多个叠层的多条字线325-1，...，325-N。在多层平面中，多个叠层包括半导体线312，313、314与315。在同一平面中，半导体线经由位线结构(如302B)电性耦接在一起。
[0004]图1A中所示的字线编号，在偶数存储器页(memory pages)，从整体结构的后到前的字线编号是从325-1到325-N逐渐递增(ascending)。在奇数存储器页，从整体结构的后到前的字线编号是从325-1到325-N逐渐递减(descends)。
[0005]半导体线止于位线结构312A、313A、314A，与315A，例如半导体线312、313、314与315。如所示，在阵列内，这些位线结构312A、313A、314A与315A电性连接至不同的位线，以连接到译码电路(decoding circuitry)进而选择平面。这些位线结构312A、313A、314A与315A可在定义多个叠层时，同时图案化。
[0006]半导体止于位线结构302B、303B、304B与305B，例如半导体线302、303、304与305。如所示，在阵列内，这些位线结构302B，303B，304B与305B电性连接至不同的位线，以连接到译码电路进而选择平面。这些位线结构302B、303B、304B与305B可在定义(defined)多个叠层时，同时图案化。
[0007]任一给定(given)的半导体线叠层稱接至位线结构312A、313A、314A与315A,或位线结构302B、303B、304B与305B两者之一，但非同时耦接至两者。半导体位线叠层具有从位线端点到源极线端点的方向性，或源极线端点到位线端点的方向性中，两个相反方向的其中之一方向。举例来说，半导体线叠层312、313、314与315有从位线端点到源极线端点的方向性，而半导体线叠层302、303、304与305有从源极线端点到位线端点的方向性。
[0008]半导体线叠层312、313、314与315经由位线结构312A、313A、314A与315A止于一端点，而半导体线叠层312、313、314与315通过SSL栅极结构319，接地选择线(groundselect line)GSL 326，然后325-1WL至325-N WL的字线，以及接地选择线GSL327，止于在另一端点的源极线328。半导体线叠层312、313、314与315并未接至(reach)位线结构302B、303B、304B 与 305B。
[0009]半导体线叠层302、303、304与305经由位线结构302B、303B、304B与305B止于一端点，而半导体线叠层302、303、304与305通过SSL栅极结构309，接地选择线GSL 327，然后325-N WL至325-1WL的字线，以及接地选择线GSL 326，止于在另一端点的源极线(被图中的其他部分所遮蔽)。半导体线叠层302、303、304与305并未接至位线结构312A、3103A、314A 与 315A。
[0010]存储器材料层沉积在界面区域中的交叉点(cross-points)，交叉点在半导体线312-315与302-305表面，及从325-1至325-N的多条字线之间。类似于字线，接地选择线GSL 326与GSL 327共形于多个叠层。
[0011]每一半导体线叠层，由位线结构止于一端，且由源极线止于另一端。例如，半导体线叠层312、313、314与315，止于位线结构312A、313A、314A与315A端，而另一端则止于源极线328端。在图1A的近端处，每另一半导体线叠层止于位线结构302B、303B、304B与305B端，每另一半导体线叠层止于不同的源极线。在图1A的远程处，每另一半导体线叠层止于位线结构312A、313A、314A与315A端，及每另一半导体线叠层止于不同的源极线。
[0012]位线与串选择线(string select lines)形成在金属层ML1、ML2与ML3。位线率禹接至平面译码装置(plane decoder)(未绘示)。串选择线耦接至串选择线译码装置(未绘示)O
[0013]在字线325-1至325-N定义的步骤中，接地选择线GSL 326与327可同时图案化。接地选择装置(Ground select devices)形成在多个叠层表面与接地选择线GSL 326与327之间的交叉点上。在字线325-1至325-N定义的步骤中，SSL栅极结构319与309可同时图案化。串选择装置(string select devices)形成在多个叠层表面与串选择(SSL)栅极结构319与309之间的交叉点上。在阵列中的特定叠层内，这些装置耦接至译码电路以选择串(strings)。
[0014]如由图1A中所示之一的三维(3D)存储器装置中，通过SSL栅极结构(如319与309)及接地选择线GSL (如326与327)的半导体线(如312-315与302-305)有相对较高的电阻，进而降低3D存储器装置的性能。
[0015]所以期待提供一种三维存储器装置，在通过SSL栅极结构及接地选择线的半导体线具有较低的电阻。

【发明内容】

[0016]在集成电路上的装置包括交替的半导体线与绝缘线叠层。绝缘线的侧边可相较于半导体线的侧边凹入(recessed)，所以至少叠层的一侧包括半导体线之间的凹陷部。装置包括在半导体线叠层上的栅极结构，例如可用于如上所述SSL栅极结构319。栅极结构包括在半导体线间的垂直部及水平延伸部，垂直部相邻于叠层的至少一侧上，而水平延伸部可在凹陷部中。水平延伸部具有内侧表面与外侧表面，而内侧表面相邻于绝缘线的侧边。水平延伸部的外侧表面可齐平(flush with)于半导体线的侧边。
[0017]装置包括第二栅极结构，例如可用于如上所述接地选择线GSL 326，第二栅极结构与从第一次提及的栅极结构分隔开。第二栅极结构包括在半导体线间的垂直部及水平延伸部，垂直部相邻(adjacent)于叠层的至少一侧上，而水平延伸部可在凹陷部中。装置可包括绝缘元件，而绝缘元件在第二栅极结构的水平延伸部与第一次提及的栅极结构的水平延伸部之间。
[0018]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。
【专利附图】

【附图说明】
[0019]图1A绘示一 3D NAND闪存装置的透视图。
[0020]图1绘示根据本发明的一实施例的透视图，透视图绘示在一个集成电路上具有栅极结构的半导体线叠层。
[0021]图2绘示在图1装置中的叠层横截面的截面图。
[0022]图3绘示在图1中装置中的叠层的侧视图。
[0023]图4绘示根据本发明的另一实施例的透视图，透视图绘示在一个集成电路上具有栅极结构的半导体线叠层。
[0024]图5绘示在图4中装置中的叠层横截面的截面图。
[0025]图6绘示在图4中装置中的叠层的侧视图。
[0026]图7至图12绘示根据本发明的一实施例，在一个集成电路上制造装置的方法。
[0027]图13至图18绘示根据本发明的另一实施例，在一个集成电路上制造装置的方法。
[0028]【主要元件符号说明】
[0029]108、118、128、138、408、418、428、438、903、913、923、933、1603、1613、1623、1633:凹陷部
[0030]110、130、410、430、710、730、1310、1330:叠层
[0031]111、113、115、131、133、135、411、413、415、431、433、435、711、713、715、731、733、735、1311、1313、1331、1333、1335:绝缘线
[0032]112、114、132、134、302、303、304、305、312、313、314、315、412、414、432、434、1012、1014、1032、1034、1612、1614、1632、1634:半导体线
[0033]121、121b、123、123b、141、143、421、421b、423、423b、441、443、723、743、1323、1343:水平延伸部
[0034]150、1050:栅极介电层
[0035]152、154、533、537:侧边
[0036]156、531:内侧表面
[0037]158、532:外侧表面
[0038]160、170、460、480、1260、1860:垂直部
[0039]170、470、970、1570:绝缘元件
[0040]212、214、232、234、512、514、532、534、712、714、732、734、1312、1314、1332、1334、1612、1614、1632、1634:半导体材料条
[0041]282a、282b、282c、282d、284a、284b、284c、284d、292a、292b、292c、292d、582a、582b、582c、582d、584a、584b、584c、584d、592a、592b、592c、592d:区
[0042]302B、303B、304B、305B、312A、313A、314A、315A:位线结构
[0043]309、319、1280、1880:串选择线栅极结构
[0044]325-1、325-Ν:字线
[0045]326、327:接地选择线
[0046]328:源极线[0047]422、424、442、444、1322、1324、1342、1344:绝缘层
[0048]870、872、1470、1472:刻蚀掩模
[0049]1060、1160、1760:栅极材料
[0050]1370:介电层
[0051]ML1、ML2、ML3:金属层
【具体实施方式】
[0052]在集成电路上的三维存储器装置具有串选择线结构(SSL, string select line)及接地选择线结构(GSL, ground select line),其中串选择线结构作为串选择开关(string select switches)的栅极,接地选择线结构作为接地选择开关(ground selectswitches)的栅极,当使用延伸的栅极结构(extended gate structures)开启这些开关时，串选择线结构及接地选择线结构会降低在叠层中半导体线的电阻。装置包括交替的半导体线与绝缘线叠层(stack)。相较于半导体线的侧边,绝缘线的侧边可凹入(recessed),所以至少叠层的一侧包括半导体线之间的凹陷部。装置包括在半导体线叠层上的栅极结构。栅极结构包括在半导体线间的垂直部及水平延伸部，垂直部相邻于叠层的至少一侧上，而水平延伸部可在凹陷部中。
[0053]当电压施加在栅极结构，在半导体线上形成具有低电阻的反转层(inversionlayer),而反转层在正常通道区域(normal channel region)的栅极结构下方,且沿着水平延伸部。水平延伸部沿着半导体线，增加反转区域的长度。水平延伸部可嵌入半导体线间，因此在存储器阵列布局效率上，水平延伸部具有较低的影响(impact)。
[0054]图1绘示根据本发明的一实施例的透视图，绘示在一个集成电路上具有栅极结构的半导体线叠层。如本文所述，实施例可采用串选择线/接地选择线氧化物-氮化物-氧化物(string select line/ground select line oxide-nitride-oxide ；SSL/GSL 0N0)的方法。装置包括交替的半导体线与绝缘线叠层。半导体线可作为位线。例如，如所示的四个叠层中的叠层110，叠层110包括交替的半导体线112与114，及绝缘线111、113与115，而叠层130包括交替的半导体线132与134，及绝缘线131、133与135。在例中，绝缘线的侧边相较于半导体线的侧边系凹入，所以至少叠层的一侧包括半导体线之间的凹陷部。举例来说，相较于半导体线112与114的侧边，绝缘线111、113与115的侧边系凹入，所以叠层110包括半导体线112与114之间的凹陷部108与118。同样地，绝缘线131、133与135的侧边相较于半导体线132与134的侧边系凹入，所以叠层130包括半导体线132与134之间的凹陷部128与138。
[0055]如图1所示，半导体线112、114、132与134包括半导体材料条(strip ofsemiconductor material),而半导体材料条具有侧边(sides)及在半导体材料侧边上的栅极介电层(gate dielectric layer) 150。图2进一步说明包括栅极介电层150的半导体线。
[0056]装置包括栅极结构，而栅极结构包括GSL栅极结构与SSL栅极结构，而GSL栅极结构为GSL线327的一部分，SSL栅极结构为半导体线叠层上SSL栅极结构309的一部分。栅极结构包括垂直部以及水平延伸部，垂直部相邻在叠层的至少一侧，以及水平延伸部在半导体线间的凹陷部。在一些实施例中，水平延伸部可不在凹陷部(recesses)内。[0057]如图1所示，GSL栅极结构包括垂直部160，及水平延伸部143，而垂直部160相邻于叠层130，水平延伸部143在半导体线132与134之间，较佳为在凹陷部138中。垂直部160也相邻于叠层110，且叠层110包括水平延伸部123，而水平延伸部123在半导体线112与114之间的凹陷部118中。叠层110与叠层130可包括额外的水平延伸部，例如，水平延伸部121与141，而水平延伸部121与141在叠层的底部的半导体线112与132与衬底之间。
[0058]图2绘示在图1中的装置的叠层截面的截面图，截面图为沿着GSL的栅极结构和叠层的AA线绘示。在图2的元件与在图1中，相对应的元件标示相同的号码。
[0059]在叠层中的半导体线可包括半导体材料条，以与门极介电层，而半导体材料条具有侧边，栅极介电层在半导体材料侧边上。半导体线132与134的侧边152与154是栅极介电层150外侧表面。图2绘示半导体线112、114、132与134，半导体线112、114、132与134包括半导体材料条212、214、232与234，以与门极介电层150，而半导体材料条212、214、232与234具有侧边，且栅极介电层150分别在半导体材料条212、214、232与234的侧边上。半导体线132与134的侧边152与154是栅极介电层150的外侧表面，且半导体线132与134的侧边152与154分别在半导体材料232与234的侧边上。
[0060]在装置中，水平延伸部具有内侧表面，以及外侧表面，内侧表面相邻于绝缘线的侧边。水平延伸部的外侧表面能齐平于半导体线的侧边。例如，请参见图2，在叠层130中，水平延伸部143具有内侧表面156，以及一外侧表面158，其中内侧表面156相邻于绝缘线133的侧面。外侧表面158可分别齐平于半导体线132与134的侧边152与154。
[0061 ] 栅极结构包括GSL栅极结构与SSL栅极结构，而栅极结构可由非等向性刻蚀形成。非等向性刻蚀产生轮廓鲜明、良好控制的特征(well-controlled features)，使得在栅极结构的水平延伸部的外侧表面能垂直，或近乎垂直地平坦或齐平叠层结构侧边上的半导体线的突出侧边(overhanging sides of the semiconductor lines) ?
[0062]图3为叠层110的侧视图，侧视图为沿着正交于在图2中所示的横截面的方向绘示。在图3，是显示出在绝缘线115与绝缘元件170上的栅极介电层150，当从半导体线114与112移除栅极介电层150会露出半导体材料条214与212。在图3的元件与在图1与图2中相对应的元件标示相同的号码。
[0063]图3显示SSL栅极结构的一侧，该一侧沿着叠层与GSL栅极结构隔开。当SSL栅极结构可用为串选择线(string select lines)时,GSL栅极结构可用为接地选择线。SSL栅极结构包括垂直部180，及水平延伸部121b与123b，而垂直部180相邻在叠层的至少一侧上，水平延伸部121b与123b在垂直部180的侧边上。水平延伸部123b在半导体线114与112间的凹陷部中，而半导体线114与112包括半导体材料条214与212。水平延伸部121b在半导体线112与在叠层的底部的衬底之间的凹陷部中，其中半导体线112包括半导体材料条212。
[0064]如图3所示，GSL栅极结构包括垂直部160，及水平延伸部123与121，而垂直部160相邻在叠层的至少一侧上，水平延伸部123与121在垂直部160的侧边上。水平延伸部123在半导体线214与212间的凹陷部中。水平延伸部121在半导体材料条212与在叠层的底部的衬底之间的凹陷部中。
[0065]装置包括绝缘元件170，其中绝缘元件170在SSL栅极结构的水平延伸部与GSL栅极结构的水平延伸部之间。绝缘元件170阻挡GSL栅极结构与SSL栅极结构间的路径。因此，绝缘元件170可阻挡水平延伸部123与123b间的路径，以及水平延伸部121与121b间的路径。
[0066]当电压施加在GSL栅极结构(垂直部160及水平延伸部121与123)以开启GSL开关时，相邻在垂直部160的半导体材料条212、214中的通道区域(channel regions)也开启，而且在282a-282b区中的反转层受到感应，此受到感应的反转层在沿水平延伸部121上端边缘的半导体材料条212中，在292a-292b区中的反转层受到感应,此受到感应的反转层在沿水平延伸部123下端边缘的半导体材料条212中，以及在284a-284b区中的反转层受到感应,此受到感应的反转层在沿水平延伸部123上端边缘的半导体材料条214中。相较于形成有GSL栅极结构的反转区域的长度，其中GSL栅极结构，如本文所述仅具有垂直部而无水平延伸部，GSL栅极结构的水平延伸部，增加了沿着半导体材料条212与214的反转区域的长度。
[0067]同样地，当电压施加在SSL栅极结构(垂直部180及水平延伸部121b与123b)以开启SSL开关时，相邻在垂直180的半导体材料条212与214中的通道区域也开启，而且，在282c-282d区中的反转层受到感应(induced)，此受到感应的反转层在沿水平延伸部121b上端边缘的半导体材料条212中，在292c-292d区中的反转层受到感应,此受到感应的反转层在沿水平延伸部123b下端边缘的半导体材料条212中，以及在284c-284d区中的反转层受到感应，此受到感应的反转层在沿水平延伸部123b上端边缘的半导体材料条214中。
[0068]图4绘示根据本发明的另一实施例的透视图，透视图绘示在一个集成电路上具有栅极结构的半导体线叠层。本文所述，实施例可采用串选择线/接地选择线-栅极氧化物(string select line/ground select line gate-oxide ；SSL/GSL GOX)的方法。装置包括交替的半导体线与绝缘线叠层。半导体线可作为位线。例如，如所示的四个叠层中的叠层410，叠层410包括交替的半导体线412与414，及绝缘线411、413与415，而叠层430包括交替的半导体线432与434，及绝缘线431、433与435。在例中，相较于半导体线的侧边，绝缘线的侧边系凹入，所以至少叠层的一侧包括半导体线之间的凹陷部。举例来说，相较于半导体线412与414的侧边，绝缘线411、413与415的侧边系凹入，所以叠层410包括半导体线412与414之间的凹陷部408与418。同样地，相较于半导体线432与434的侧边，绝缘线431、433与435的侧边系凹入，所以叠层430包括半导体线432与434之间的凹陷部428 与 438。
[0069]如图4所示，半导体线412、414、432与434包括具有侧边的半导体材料条，及分别在半导体材料侧边上的绝缘层(insulating layer)422、424、442与444。图5进一步说明包括半导体材料条的半导体线。
[0070]装置包括栅极结构，而栅极结构包括GSL栅极结构与SSL栅极结构，而GSL栅极结构为GSL线327的一部分，且SSL栅极结构为半导体线叠层上SSL栅极结构309的一部分。栅极结构包括垂直部以及水平延伸部，垂直部相邻在叠层的至少一侧，以及水平延伸部在半导体线间的凹陷部中。在一些实施例中，水平延伸部可不在凹陷部内。
[0071]如图4所示，栅极结构包括垂直部460，及水平延伸部443，垂直部460相邻于叠层430，及水平延伸部443在半导体线432与434之间，较佳为在凹陷部438中。垂直部460也相邻于叠层410，且叠层410包括水平延伸部423，而水平延伸部423在半导体线412与414之间的凹陷部418。叠层410与叠层430可包括额外的水平延伸部，例如，水平延伸部421与441，而水平延伸部421与441在叠层的底部的半导体线412与432与衬底之间。
[0072]图5绘示在图4中的装置的叠层截面的截面图，截面图为沿着GSL的栅极结构和叠层的CC线绘示。在图5的元件与在图4中，相对应的元件标示相同的号码。图5绘示半导体线412、414、432与434，半导体线412、414、432与434包括半导体材料条512、514、532与534，及绝缘层422、424、442与444，而半导体材料条512、514、532与534具有侧边，且绝缘层422、424、442与444分别在半导体材料条512、514、532与534的侧边上。由于在替代的实施例中，采用栅极氧化物成长方式，如图5绘示的替代实施例中，在半导体线412、414、432与434中的半导体材料条512、514、532与534比如图2绘示用于实施例中的半导体材料条212、214、232与234，可具有更窄的宽度(narrower width)。
[0073]在叠层中的半导体线可包括半导体材料条、以及绝缘层，而半导体材料条具有侧边，绝缘层在半导体材料侧边上。半导体线432与434的侧边533与537是绝缘层(如442、444)外侧表面。如图5绘示，在叠层430中的半导体线434可包括半导体材料条534、以及绝缘层444，其中半导体材料条534具有侧边535，而绝缘层444在半导体材料条534的侧边535上。半导体材料条534的侧边537为绝缘层444的外侧表面。绝缘层444可包括半导体材料条534的氧化物。
[0074]在装置中，水平延伸部具有内侧表面，以及外侧表面，内侧表面相邻于绝缘线的侧边。水平延伸部的外侧表面可齐平于半导体线的侧边。例如，请参见图5，在叠层430中，水平延伸部441具有内侧表面531，以及一外侧表面532，其中内侧表面531相邻于绝缘线431的侧面。外侧表面532可分别齐平于半导体线432与434的侧边533与537。
[0075]图6绘示叠层410的侧视图，侧视图为沿着正交于图5的截面图方向绘示。在图6，从半导体线412与414移除绝缘层422、424以露出半导体材料条512与514。在图6的元件与在图4与图5中,相对应的元件标示相同的号码。图6与图3相似,但不同之处在绝缘元件470的结构。在图6中，当在存储器形成电荷储存结构(charge storage structures)时，绝缘元件470形成,且绝缘元件470具有与电荷储存结构相同的基本的多层介电层结构。在图3中，绝缘元件170为介电层(如绝缘线131、133、135)的剩余部(remnant)，此剩余部为从水平延伸部回蚀(etched back)以形成凹陷部，以下将更详细地解释。
[0076]图6绘示SSL栅极结构的一侧，该一侧沿着叠层与GSL栅极结构分隔开。当SSL栅极结构可用为串选择线(string select lines)时，GSL栅极结构可用为接地选择线(ground select lines)。SSL栅极结构包括垂直部480,以及水平延伸部421b与423b,而垂直部480相邻在叠层的至少一侧上，水平延伸部421b与423b在垂直部480的侧边上。水平延伸部423b在半导体线412与414间的凹陷部中，其中半导体线412与414包括半导体材料条512与514。水平延伸部421b在半导体线412与在叠层的底部的衬底之间的凹陷部中，其中半导体线412包括半导体材料条512。
[0077]如图6所示，GSL栅极结构包括垂直部460，及水平延伸部421与423，而垂直部460相邻在叠层的至少一侧上，水平延伸部421与423在垂直部460的侧边上。水平延伸部423在半导体线412与414间的凹陷部中，而半导体线412与414包括半导体材料条512与514。水平延伸部421在半导体线412与在叠层的底部的衬底之间的凹陷部中，而半导体线412包括半导体材料条512。[0078]装置包括绝缘元件470，其中绝缘元件470在SSL栅极结构的水平延伸部与GSL栅极结构的水平延伸部之间。绝缘元件470阻挡(blocks)GSL栅极结构与SSL栅极结构间的路径。因此，绝缘元件470可阻挡水平延伸部423与423b间的路径，以及水平延伸部421与421b间的路径。
[0079]当电压施加在GSL栅极结构(垂直部460及水平延伸部421与423)以开启GSL开关时，相邻在垂直460的半导体材料条512与514中的通道区域也开启。而且，在582a_582b区中的反转层(inversion layers)受到感应,此受到感应的反转层在沿水平延伸部421上端边缘的半导体材料条512中，在592a-592b区中的反转层受到感应,此受到感应的反转层在沿水平延伸部423下端边缘的半导体材料条512中，以及在584a-584b区中的反转层受到感应，此受到感应的反转层在沿水平延伸部423上端边缘的半导体材料条514中。相较于形成有GSL栅极结构的反转区域的长度，其中GSL栅极结构，如本文所述仅具有垂直部而无水平延伸部，GSL栅极结构的水平延伸部，增加了沿着半导体材料条512与514的反转区域的长度。
[0080]同样地，当电压施加在SSL栅极结构(垂直部480及水平延伸部421b与423b)以开启SSL开关时，相邻在垂直480的半导体材料条512与514中的通道区域也开启，此外，在582c-582d区中的反转层受到感应,此受到感应的反转层在沿水平延伸部421b上端边缘的半导体材料条512中，在592c-592d区中的反转层受到感应，此受到感应的反转层在沿水平延伸部423b下端边缘的半导体材料条512中，以及在584c-584d区中的反转层受到感应，此受到感应的反转层在沿水平延伸部423b上端边缘的半导体材料条514中。
[0081]图7至图12绘示根据本发明的一实施例，在一个集成电路上制造装置的方法。制造方法包括形成交替的半导体材料条与绝缘线的叠层。半导体材料条可作为位线。参阅图7，形成交替的半导体材料条712与714及绝缘线711、713与715的叠层710。同样地，形成交替的半导体材料条732与734及绝缘线731、733与735的叠层730。
[0082]制造方法包括在叠层上形成刻蚀掩模(etch masks),以及使用刻蚀掩模刻蚀叠层以定义绝缘元件。参阅图8，在叠层上形成刻蚀掩模870与872，叠层包括叠层710与叠层730。刻蚀掩模870与872避免从在叠层上的绝缘线刻蚀部(etching portions)的拉回刻蚀，所以绝缘线部分(portions of the insulating lines)没有形成凹陷部。如图9所示，在拉回刻蚀后，以及移除刻蚀掩模后，残留的绝缘线部分形成绝缘元件970。
[0083]制造方法包括凹陷绝缘线的侧边，凹陷相较于半导体材料条的侧边，这样叠层的至少一侧包括半导体材料条间的凹陷部。凹陷(recessing)可包括使用拉回刻蚀于在叠层中的绝缘线，以在半导体材料条间定义凹陷部。参阅图9，使用拉回刻蚀于绝缘线的结果，为在绝缘线713的侧面定义凹陷部913，以及在绝缘线713的相反侧定义凹陷部903，而凹陷部903与913为在半导体材料条712与714之间。同样地，在绝缘线733的侧面定义凹陷部933，以及在绝缘线733的相反侧定义凹陷部923，而凹陷部923与933为在半导体材料条732与734之间。在刻蚀掩模870与872下，凹陷部由绝缘元件970分隔开。
[0084]制造方法进一步包括在半导体材料条侧边上沉积栅极介电层。叠层包括半导体材料线与栅极介电层，而半导体材料条具有侧边，栅极介电层沉积在半导体材料条的侧边上。半导体线的侧边为栅极介电层的外侧表面。参阅图10，栅极介电层1050沉积在叠层710中的半导体材料条712与714的侧边上。栅极介电层1050也同样地沉积在叠层730中的半导体材料条732与734的侧边上。在叠层710中的半导体线1012与1014包括半导体材料条712与714与栅极介电层1050，而半导体材料条712与714具有侧边，栅极介电层1050沉积在半导体材料条712与714的侧边上。在叠层730中的半导体线1032与1034包括半导体材料条732与734与栅极介电层1050，而半导体材料条732与734具有侧边，栅极介电层1050沉积在半导体材料条732与734的侧边上。栅极介电层1050可为多层介电层，例如为使用在存储单元(memory cells)中用以电荷储存的氧化物-氮化物-氧化物(oxide-nitri de-oxide (ΟΝΟ))介电材料。
[0085]如图11所示，制造方法包括在叠层710与叠层730上沉积栅极材料1060。栅极材料可为多晶硅、金属、多层的导电材料、或其他类型的栅极材料。
[0086]制造方法包括在半导体线叠层上，对栅极材料1160使用图案化刻蚀以定义栅极结构。栅极结构包括在半导体线叠层上的GSL栅极结构与SSL栅极结构1280，其中GSL栅极结构为GSL线327的一部分(图1A)，而SSL栅极结构1280为SSL栅极结构309的一部分(图1A)。图案化刻蚀可由非等向性刻蚀(anisotropic etching)完成,非等向性刻蚀并不会从凹陷部移除栅极材料。其结果是，栅极结构包括垂直部与水平延伸部，而垂直部相邻于叠层的至少一侧上，水平延伸部在半导体线间的凹陷部中。水平延伸部具有内侧表面与外侧表面，而内侧表面相邻绝缘线的侧边。制造方法包括刻蚀水平延伸部与半导体线，使得水平延伸部的外侧表面可齐平于半导体线的侧边。
[0087]参阅图12，栅极结构包括垂直部1260，垂直部1260相邻于叠层710与叠层730。在叠层710中，栅极结构包括在半导体材料条712与714间的水平延伸部723与另一水平延伸部(被图中的其他部分所遮蔽)，其中水平延伸部723在凹陷部913，被图中的其他部分所遮蔽的另一水平延伸部在凹陷部903。在叠层730中，栅极结构包括在半导体材料条732与734间的水平延伸部743与另一水平延伸部(被图中的其他部分所遮蔽)，其中水平延伸部743在凹陷部933，被图中的其他部分所遮蔽的另一水平延伸部在凹陷部923。
[0088]图13至图18绘示根据本发明的另一实施例，在一个集成电路上制造装置的方法。制造方法包括形成交替的半导体材料条与绝缘线的叠层。半导体材料条可作为位线。参阅图13，形成交替的半导体材料条1312与1314及绝缘线1311、1313与1315的叠层1310。同样地，形成交替的半导体材料条1332与1334及绝缘线1331、1333与1335的叠层1330。制造方法可包括在叠层1310与1330上沉积介电材料1370。介电层1370可为多层介电层，例如为使用在存储单元中用以电荷储存的氧化物-氮化物-氧化物介电材料。
[0089]制造方法可包括在叠层上形成刻蚀掩模，以及使用刻蚀掩模刻蚀叠层以定义绝缘元件。参阅图14，在叠层上沉积介电层1370后，在叠层上形成刻蚀掩模1470与1472，叠层包括叠层1310与叠层1330。刻蚀掩模1470与1472避免从在叠层上的介电层1370刻蚀部的图案化刻蚀。图案化刻蚀移除部分介电层1370，被移除的介电层1370为非在刻蚀掩模1470与1472下的部分，以及接着移除刻蚀掩模1470与1472，结果如图15所示，在叠层上形成绝缘元件1570。
[0090]制造方法可进一步包括在半导体材料条侧边上形成绝缘层，而形成绝缘层的方法包括氧化半导体材料条的侧边。参阅图16，在叠层1310中的半导体线1612与1614包括半导体材料条1312与1314，以及绝缘层1322与1324，而半导体材料条1312与1314具有侧边，绝缘层1322与1324分别形成在半导体材料条1312与1314的侧边上，例如氧化半导体材料条的侧边上。在叠层1330上的半导体线1632与1634包括半导体材料条1332与1334，以及绝缘层1342与1344，而半导体材料条1332与1334具有侧边，绝缘层1322与1324分别形成在半导体材料条1332与1334的侧边上。半导体材料条的侧边形成绝缘层的结果，为在绝缘线1313的侧面定义凹陷部1613，以及在绝缘线1313的相反侧定义凹陷部1603，而凹陷部1603与1613为在半导体材料条1612与1614之间。同样地，在绝缘线1333的侧面定义凹陷部1633，以及在绝缘线1333的相反侧定义凹陷部1623，而凹陷部1623与1633为在半导体材料条1632与1634之间。
[0091]如图17所示，制造方法包括在叠层1310与叠层1330上沉积栅极材料1760。栅极材料1160可为多晶娃，金属，多层的导电材料，或其他类型的栅极材料。
[0092]制造方法包括在半导体线叠层上，对栅极材料1760使用图案化刻蚀以定义栅极结构。栅极结构包括在半导体线叠层上的GSL栅极结构与SSL栅极结构1880，其中GSL栅极结构为GSL线327的一部分(图1A)，而SSL栅极结构1880为SSL栅极结构309的一部分(图1A)。图案化刻蚀可由非等向性刻蚀(anisotropic etching)完成,非等向性刻蚀并不会从凹陷部移除栅极材料。其结果是，栅极结构包括垂直部与水平延伸部，而垂直部相邻于叠层的至少一侧上，水平延伸部在半导体线间的凹陷部。水平延伸部具有内侧表面与外侧表面，而内侧表面相邻绝缘线的侧边。制造方法包括刻蚀水平延伸部与半导体线，使得水平延伸部的外侧表面可齐平于半导体线的侧边，其中，半导体线的侧边为绝缘层的一外侧表面，而绝缘层形成在半导体线中的半导体材料条上。
[0093]参阅图18，栅极结构包括垂直部1860，垂直部1860相邻于叠层1310与叠层1330。在叠层1310中，栅极结构包括在半导体材料条1312与1314间的水平延伸部1323与另一水平延伸部(被图中的其他部分所遮蔽)，其中水平延伸部1323在凹陷部1613，被图中的其他部分所遮蔽的另一水平延伸部在凹陷部1603。在叠层1330中，栅极结构包括在半导体材料条1332与1334间的水平延伸部1343与另一水平延伸部(被图中的其他部分所遮蔽)，其中水平延伸部1343在凹陷部1633，被图中的其他部分所遮蔽的另一水平延伸部在凹陷部1623。
[0094]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所定义的为准。
【权利要求】
1.一种在集成电路上的装置，包括: 一交替的多条半导体线与多条绝缘线叠层；以及 一栅极结构，是在该多条半导体线叠层上，该栅极结构包括:一垂直部，相邻于该叠层的至少一侧上，以及多个水平延伸部，是在该多条半导体线之间。
2.根据权利要求1所述的装置，其中该多条绝缘线的侧边相较于该多条半导体线的侧边凹入(recessed)，所以该叠层的至少一侧包括多个凹陷部，该多个凹陷部是在该多条半导体线之间，以及该栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
3.根据权利要求2所述的装置，其中在该叠层中的该多条半导体线包括一半导体材料条，具有多个侧边(sides)，以及一栅极介电层，是在该半导体材料的侧边，该多条半导体线的侧边为该栅极介电层的一外侧表面。
4.根据权利要求2所述的装置，其中该多个水平延伸部，具有多个内侧表面(insidesurfaces),该多个内侧表面相邻于该多条绝缘线的侧边，以及多个外侧表面(outsidesurfaces),是齐平于该多条半导体线的该多个侧边。
5.根据权利要求2所述的装置，其中在该叠层中的该多条半导体线包括一半导体材料条，具有多个侧边，以及一绝缘层，是在该半导体材料的侧边上，该多条半导体线的侧边为该绝缘层的一外侧表面。
6.根据权利要求5所述的装置，其中该绝缘层包括一半导体材料的氧化物。
7.根据权利要求1所述的装置，包括: 一第二栅极结构，该第二栅极结构与该栅极结构分隔开；该第二栅极结构，包括:一垂直部，相邻于该叠层的至少一侧上，以及 多个水平延伸部，是在该多条半导体线之间；以及 一绝缘元件，是在该第二栅极结构的该多个水平延伸部与该第一次提及的该栅极结构的该多个水平延伸部之间。
8.根据权利要求7所述的装置，其中该多条绝缘线的侧边相较于该多条半导体线的侧边凹入，所以该叠层的至少一侧包括多个凹陷部，是在该多条半导体线之间，以及该第二栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
9.根据权利要求8所述的装置，其中该第二栅极结构的该多个水平延伸部具有多个内侧表面，相邻于该多条绝缘线的侧边，以及多个外侧表面，是齐平于该多条半导体线的侧边。
10.一种在集成电路上的装置的制造方法，包括: 形成一交替的多条半导体线与多条绝缘线叠层； 沉积一栅极材料在该叠层上；以及 刻蚀该栅极材料，以定义一栅极结构在该叠层的该多条半导体线的该叠层上，该栅极结构包括:一垂直部，相邻于该叠层的至少一侧上，以及多个水平延伸部，是在该多条半导体线之间。
11.根据权利要求10所述的制造方法，进一步包括: 多条绝缘线的多个凹陷侧(recessing sides),相较于该多条半导体线的侧边,所以至少该叠层的一侧包括多个凹陷部，是在该多条半导体线之间，以及该栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
12.根据权利要求11所述的制造方法，其中该些凹入(recessing)包括:使用拉回刻蚀(pullback etch)于该叠层中的该多条绝缘线，以在该多条半导体线之间定义该多个凹陷部。
13.根据权利要求11所述的制造方法，其中在该叠层中的该多条半导体线包括一半导体材料条，具有多个侧边，进一步包括，沉积一栅极介电层在该半导体材料的侧边，该多条半导体线的侧边为该栅极介电层的一外侧表面。
14.根据权利要求11所述的制造方法，其中该多个水平延伸部具有多个内侧表面，相邻于该多条绝缘线的侧边，以及多个外侧表面，进一步包括，刻蚀该多个水平延伸部与该多条半导体线，使得该多个水平延伸部的外侧表面是齐平于该多条半导体线的侧边。
15.根据权利要求11所述的制造方法，其中在该叠层中的该多条半导体线包括该半导体材料条，具有多个侧边，进一步包括，形成一绝缘层在该半导体材料的侧边上，该多条半导体线的侧边为该绝缘层的一外侧表面。`
16.根据权利要求15所述的制造方法，其中形成一绝缘层，包括氧化该半导体材料的该多个侧边。
17.根据权利要求10所述的制造方法，其中形成一叠层进一步包括，沉积一介电层在该叠层中的该多条半导体线与该些绝缘线上。
18.根据权利要求10所述的制造方法，进一步包括: 刻蚀该栅极材料以定义一第二栅极结构，该第二栅极结构与该栅极结构分隔开，该第二栅极结构包括:一垂直部，相邻于该叠层的至少一侧上，以及多个水平延伸部，是在该多条半导体线之间；以及 刻蚀该叠层，是使用一刻蚀掩模(etch mask)以定义一绝缘元件在该第二栅极结构的该多个水平延伸部与该第一次提及的该栅极结构的该多个水平延伸部之间。
19.根据权利要求18所述的制造方法，进一步包括:相较于该多条半导体线的侧边凹陷该多条绝缘线的多个侧边，所以该叠层的至少一侧包括多个凹陷部(recesses)，该多个凹陷部是在该多条半导体线之间，以及该第二栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
20.根据权利要求19所述的制造方法，其中在该第二栅极结构中的该多个水平延伸部具有多个内侧表面，相邻于该多条绝缘线的侧边，以及多个外侧表面，进一步包括:刻蚀该多个水平延伸部与该多条绝缘线，使得该多个水平延伸部的外侧表面是齐平于该多条半导体线的侧边。
21.一种包括非易失性存储器单元的三维阵列的存储器装置，包括: 一集成电路衬底； 多个叠层，该多个叠层为交替的多条半导体线与多条绝缘线，该多个叠层是在该集成电路衬底上的多个平面中； 多个串选择栅极结构(string select gate structures),是正交地配置在该多个叠层上，以及该多个串选择栅极结构具有与该多个叠层共形的多个表面，该多个串选择栅极结构包括:一垂直部，相邻于该叠层的至少一侧上，以及多个水平延伸部，是在该多条半导体线之间； 多条字线，是正交地配置在该多个叠层上，以及该多条字线具有与该多个叠层共形的多个表面； 多个存储单元，是在多个交叉点的多个界面区域中，该多个交叉点是在该多个叠层的该多个表面与该多条字线之间，该多个存储单元是配置在该多条半导体线的多条串中(arranged in strings),是在多个字线结构与多个源极线结构之间,其中该多个串选择栅极结构包括多个导电共形结构(conductive conformal structures),该多个导电共形结构是建立多个串选择装置在该多个叠层的该多个表面与该多个导电共形结构之间的该交叉点上。
22.根据权利要求21所述的存储器装置，其中该多条绝缘线的侧边相较于该多条半导体线的侧边凹入，所以至少该叠层的一侧包括多个凹陷部(recesses),该多个凹陷部是在该多条半导体线之间，以及该多个串选择栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
23.根据权利要求22所述的存储器装置，其中在该叠层中的该多条半导体线包括一半导体材料条，具有多个侧边，以及一栅极介电层，是在该半导体材料条的侧边上，该多条半导体线的侧边为该栅极介电层的一外侧表面。
24.根据权利要求22所述的存储器装置，其中该多个串选择栅极结构的该多个水平延伸部具有多个内侧表面，该多个内侧表面相邻于该多条绝缘线的侧边，以及多个外侧表面，是齐平于该多条半导体线的该多个侧边。
25.根据权利要求22所述的存储器装置，其中在该叠层中的该多条半导体线包括该半导体材料条，具有多个侧边，以及一绝缘层，是在该半导体材料的侧边上，该多条半导体线的侧边为该绝缘层的一外侧表面。
26.根据权利要求25所述的存储器装置，其中该绝缘层包括一半导体材料的氧化物。
27.根据权利要求21所述的存储器装置，包括: 一接地选择栅极结构，是正交地配置在该多个叠层上，以及该接地选择栅极结构具有与该多个叠层共形的多个表面，以及该接地选择栅极结构位于在该多个串选择栅极结构被耦到的该多个叠层的多个端点上，该接地选择栅极结构包括:一垂直部，相邻于该至少一侧上的该多个叠层，以及多个水平延伸部，是在该多条半导体线之间；以及 一绝缘元件，是在该接地选择栅极结构的该多个水平延伸部与该多个串选择栅极结构的该多个水平延伸部之间，其中多个接地选择线装置(ground select devices)是建立该多个叠层的该多个表面与该接地选择栅极结构的多个交叉点上。
28.根据权利要求27所述的存储器装置，其中该多条绝缘线的侧边相较于该多条半导体线的侧边凹入，所以该叠层的至少一侧包括多个凹陷部，该多个凹陷部是在该多条半导体线之间，以及该接地选择栅极结构的该多个水平延伸部是至少部分地在该多个凹陷部内。
29.根据权利要求28所述的存储器装置，其中该接地选择栅极结构的该多个水平延伸部具有多个内侧表面，该多个内侧表面相邻于该多条绝缘线的侧边，以及多个外侧表面，该多个外侧表面是齐平于该多条半导体线的侧边。
30.根据权利要求21所述的存储器装置，包括: 一位线结构，是将在多层平面中的同一层的该多条半导体线电性耦接在一起。
31.根据权利要求21所述的存储器装置，包括:多条串选择线，是配置在该多个叠层上，该多个串选择线中的该多个串选择线被电性耦接至该多 个串选择栅极结构中不同的该多个串选择栅极结构与一串选择线译码装置。
【文档编号】H01L27/115GK103872056SQ201210544189
【公开日】2014年6月18日 申请日期:2012年12月14日 优先权日:2012年12月14日
【发明者】叶腾豪, 施彦豪, 陈彦儒 申请人:旺宏电子股份有限公司