专利名称：高可靠性耗尽型功率半导体器件及其制造方法
技术领域：
本发明涉及耗尽型功率半导体器件技术领域，更具体的，涉及一种高可靠性耗尽型功率半导体器件及其制造方法。
背景技术：
栅介质层的时变击穿(TDDB)是造成大多数栅控耗尽型功率半导体器件受到破坏的一个重要因素，为了避免栅介质层击穿以提高半导体器件的可靠性，在实际应用中一般会严格限制施加在栅电极上的栅电压，以保证栅介质层工作在低应力条件下。业界希望能突破栅控耗尽型功率半导体器件的上述限制。具体的，希望能从内在半导体器件性能出发，通过提出新的半导体器件结构以提高可靠性。
发明内容
本发明要解决的技术问题是提供一种高可靠性耗尽型功率半导体器件及其制造方法，能够减弱栅介质层的电场强度从而保证栅介质层工作在低应力条件下以提高器件可靠性。为解决上述技术问题，本发明提供了一种高可靠性耗尽型功率半导体器件，包括半导体衬底；位于所述半导体衬底上的第一掺杂类型的外延层；依次位于所述外延层上的栅介质层和栅电极；位于所述栅电极两侧、所述外延层内的第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反，所述阱区的表面具有第一掺杂类型的反型层；其中，所述栅介质层下方的外延层表面留有未注入第一掺杂类型离子的低浓度区。根据本发明的一个实施例，所述低浓度区的宽度占所述栅电极两侧的阱区间距的109^50%。根据本发明的一个实施例，所述阱区的离子注入剂量Ql和所述反型层的离子注入剂量Q2被选择为lel3cm_2 ^ Ql ^ lel4cm_2，2el2cm_2彡Q2彡2el3cm_2，并且在满足耐压和阈值电压要求的取值范围内，Ql和Q2分别取各自范围的最大值。根据本发明的一个实施例，所述栅介质层的厚度为500.A 丨500Ao本发明还提供了一种高可靠性耗尽型功率半导体器件的制造方法，包括提供半导体衬底；在所述半导体衬底上形成第一掺杂类型的外延层；在所述外延层中形成第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反；在所述阱区的表面形成第一掺杂类型的反型层；以及
在相邻阱区之间的外延层上依次形成栅介质层和栅电极，其中，所述反型层的注入掩膜具有遮挡部分，使得所述外延层的表面留有未注入第一掺杂类型离子的低浓度区，所述栅介质层位于所述低浓度区上方。根据本发明的一个实施例，所述低浓度区的宽度占所述栅电极两侧的阱区间距的109^50%。根据本发明的一个实施例，所述阱区的离子注入剂量Ql和所述反型层的离子注入剂量Q2被选择为lel3cm_2 ^ Ql ^ lel4cm_2，2el2cm_2彡Q2彡2el3cm_2，并且在满足耐压和阈值电压要求的取值范围内，Ql和Q2分别取各自范围的最大值。
根据本发明的一个实施例，所述栅介质层的厚度为500/V、i 500A。与现有技术相比，本发明具有以下优点本发明实施例的高可靠性耗尽型功率半导体器件中，栅介质层下方的外延层表面保留有未注入第一掺杂类型离子的低浓度区，换言之，在通过注入反型离子形成反型层时并不涉及该部分。注入反型离子的部分浓度得到加强，而未注入反型离子的部分浓度保持为原来浓度，从而形成一个横向的浓度梯度。浓度保持为原来浓度的部分电场强度较弱，使得栅介质层的电场强度也较弱，保证了栅介质层工作在低应力条件下从而有利于提高器件可靠性。此外，本实施例还提供了阱区注入剂量Ql和反型层注入剂量Q2的优选方案，以及栅介质层厚度的优选方案，有利于进一步提高器件的可靠性。
图1A至图1C是本发明实施例的高可靠性耗尽型功率半导体器件的制造过程；图2-3是本发明第一实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下方娃表面的杂质浓度分布图；图4-5是本发明第一实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下表面的电场强度分布图；图6-7是本发明第一实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下方娃上表面的电场强度分布图；图8-9是本发明第二实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下方娃表面的杂质浓度分布图；图10-11是本发明第二实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下表面的电场强度分布图；图12-13是本发明第二实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下方娃上表面的电场强度分布图；图14-15是本发明第三实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下表面的电场强度分布图；图16-17是本发明第三实施例中不同实验例的高可靠性耗尽型功率半导体器件栅介质层下方娃上表面的电场强度分布图；图18是本发明第四实施例中的高可靠性耗尽型功率半导体器件栅介质层下表面的电场强度分布图19是本发明第四实施例中的高可靠性耗尽型功率半导体器件栅介质层下方硅上表面的电场强度分布图。
具体实施例方式下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。图1A至图1C示出了本实施例的高可靠性耗尽型功率半导体器件的制造方法中各步骤对应的剖面结构示意图，下面进行详细说明。参考图1A，提供半导体衬底1，在该半导体衬底I上形成第一掺杂类型的外延层2，在形成外延层2之后，还可以在外延层2上形成介质层5’。之后，在外延层2中形成第二掺杂类型的阱区3，更加具体而言，使用阱区注入掩膜7A对外延层2进行离子注入，注入的离子为第二掺杂类型，注入剂量为Q1。其中，第一掺杂类型和第二掺杂类型相反，分别为N型掺杂和P型掺杂。参考图1B，在阱区3的表面形成第一掺杂类型的反型层4A。更加具体而言，使用反型层注入掩膜7B对阱区3进行离子注入，注入的离子为第一掺杂类型，注入剂量为Q2。在对阱区3进行离子注入时，第一掺杂类型的离子还一并注入紧邻阱区3的外延层2中，使得紧邻阱区3的外延层2的表面部分的掺杂浓度加强，从而形成积累层4B。积累层4B的掺杂类型与外延层2相同，掺杂浓度大于外延层2的掺杂浓度。在离子注入之后，将介质层5’去除，去除方法例如可以是刻蚀。在本实施例中，反型层注入掩膜7B具有遮挡部分，使得外延层2的表面保留有未注入第一掺杂类型离子的低浓度区4C，后续形成的栅介质层和栅电极位于低浓度区4C上方。优选地，该低浓度区4C位于后续形成的栅介质层的正中间下方。在图1B中，将反型层注入掩膜7B的遮挡部分的宽度记为a，由于遮挡部分的遮挡作用形成的低浓度区4C的宽度记为b，由于掩膜图案在投影时可能存在比例缩放，因此宽度a和宽度b在数值上是未必相同的。参考图1C，在相邻阱区3之间的外延层2上依次形成栅介质层5和栅电极6。更加具体而言，在外延层2上形成栅介质层5，形成方法例如可以是热氧化法；之后在形成的栅介质层5上形成栅电极层，该栅电极层例如可以是多晶硅层；之后采用掩膜7C对栅介质层5和栅电极层进行刻蚀，形成图形化后的栅介质层5和栅电极6。其中，低浓度区4C位于栅介质层5和栅电极6下方,优选为位于栅介质层5的正中间下方。由于积累层4B中注入了第一掺杂类型离子，其掺杂浓度得到加强，而低浓度区4C的掺杂浓度保持为原来浓度，因此在积累层4B和低浓度区4C之间形成横向的浓度梯度，低浓度区4C处的电场强度较弱，使得在相同的栅电压条件下，栅介质层5的整体电场强度减弱。进一步地，在一个优选的实施例中，低浓度区4C的宽度b占栅电极6两侧的阱区3间距的10°/Γ50%，在该比例范围内，栅介质层5的电场强度减弱效果是较优的。另外，阱区3的离子注入剂量Ql和反型层4Α的离子注入剂量Q2优选为lel3cm_2 ^ Ql ^ lel4cm_2, 2el2cm_2 ^ Q2 ^ 2el3cm_2,并且在满足耐压和阈值电压要求的取值范围内，Ql和Q2分别取各自范围的最大值。
进一步地，该介质层5的厚度优选为500A 1500A,在相同栅电压下，栅介质层5
越厚，其电场强度越低。下面通过不同的实施例来分别说明上述这些旨在降低栅介质层5的电场强度的技术手段。这些技术手段将在以下实施例中分别阐述。需注意的是，这些实施例的描述顺序并不旨在限制它们在技术中的重要性。本发明应能涵盖这些技术手段的各种组合。第一实施例，反型层注入掩模7B被设置为在栅电极正中间有遮挡部分。根据本发明的第一实施例，在使用反型层注入掩模7B进行选择性离子注入时，由于反型层注入掩模7B在栅电极6的正中间有遮挡部分(宽度为a)，其阻止了离子注入，因此在栅电极6下方的外延层2中相应留有未注入的低浓度区4C (宽度为b)。具体而言，通过选用特定的反型层注入掩模7B，在除阱区3外的外延层2中，仅有 部分区域(即积累层4B)被注入反型离子，使得积累层4B的浓度得到加强。而未注入反型 离子的低浓度区4C (宽度为b)的浓度保持为原来浓度。由此在积累层4B和低浓度区4C区域之间形成一个横向的浓度梯度。低浓度区4C的电场强度较弱，使得在相同栅电压条件下栅介质层5的整体电场强度减弱。栅电极6下方低浓度区4C的宽度b的优选范围为Ιμ 彡b彡3μπι。本实施例的效果可通过不同的实验例加以验证。在实验例一和实验例二中，分别采用了二种a值来实现了同样的阈值电压VTH。在实验例一中，Ql=3el3cm_2，Q2=7el2cm_2，栅介质层5采用二氧化娃，其厚度Gox=500A。当遮挡部分的宽度a = Oym (即没有遮挡)时，此时除阱区3以外的外延层2的表面都将形成积累层4B。对于实验例一，硅表面掺杂浓度分布如图2所示，积累层4B区域浓度为4. 3el7cm-3 ;对于实验例一，栅介质层5下表面电场强度分布如图4所不，电场强度最大值为2e6V/cm ;对于实验例一,栅介质层5下方娃表面电场强度分布如图6所不，电场强度最大值为5. 4e5V/cm。在实验例二中，遮挡部分a=2. 9 μ m，此时阱区3以外的外延层2表面仅部分区域形成积累层4B，另一部分为低浓度区4C，对应地，此时低浓度区4C的宽度b占栅电极6下方2个阱区3之间间距的44. 6%。对于实验例二，硅表面掺杂浓度分布如图3所示，浓度由积累层4B的4. 3el7Cm_3变化到低浓度区4C的2. 5e16cm_3 ;对于实验例二，栅介质层5下表面电场强度分布如图5所不，电场强度最大值为1. 85e6V/cm ;对于实验例二,栅介质层5下方娃表面电场强度分布如图7所不，电场强度最大值为3. 7e5V/cm。通过对比可以发现实验例二使得栅介质层5下表面电场强度最大值由2e6V/cm降低到1. 85e6V/cm,同比降低7. 5% ;实验例二使得栅介质层5下方娃表面电场强度最大值由5. 4e5V/cm降低到3. 7e5V/cm，同比降低了 31. 5%。电场强度的降低，意味着得器件的可靠性得到提升。第二实施例阱区注入剂量Ql和反型层注入剂量Q2的最佳组合搭配。在第二实施例中，通过选择阱区3的注入剂量Ql和反型层4A的注入剂量Q2的最优组合搭配，在满足耐压和阈值电压的要求下使得栅介质层5的电场强度最弱。Ql和Q2的优选取值范围为lel3cm_2 ^ Ql ^ lel4cm_2，2el2cm_2彡Q2彡2el3cm_2。在上述取值范围中，较高的剂量组合可使电场强度降低。将Ql和Q2分别取范围内的最大值，则得到最优组合搭配。本实施例的效果可通过不同的实验例加以验证。在实验例三和实验例四中，反型层注入掩模7B的遮挡部分宽度a=l. Ιμπι，栅介质层5采用二氧化娃，其厚度Gox=800A。在实验例三和实验例四中，分别采用了二组剂量搭配来实现了同样的阈值电压VTH，实验例三的剂量组合为Ql=2. 2el3cnT2，Q2=5el2cnT2，而实验例四的剂量组合为Ql=8el3cnT2，Q2=9el2Cm_2。实验例三的剂量组合为较低剂量组合，而实验例四的剂量组合为较高剂量组
八
口 ο在实验例三的剂量组合中，采用较低的Q1，为了与之匹配，Q2也较低。此时硅表面掺杂浓度分布如图8所示，积累层4B的浓度为4. 3el7cm_3，低浓度区4C的浓度为2. 5el6cm_3 ;栅介质层5下表面电场强度分布如图10所不，电场强度最大值为1.6e6V/cm;栅介质层5下方娃表面电场强度分布如图12所不，电场强度最大值为4. 4e5V/cm。实验例四的剂量组合中，采用较高的Q1，为了与之匹配，Q2也较高。此时硅表面掺杂浓度分布如图9所示，积累层4B的浓度为7el7Cm_3，低浓度区4C的浓度为2. 5e16cm_3 ;栅 介质层5下表面电场强度分布如图11所不，电场强度最大值为1. 35e6V/cm ;栅介质层5下方娃表面电场强度分布如图13所不，电场强度最大值为3. 2e5V/cm。对比可以发现实验例四的剂量组合和实验例三的第一剂量组合相比，前者使得栅介质层5下表面电场强度最大值由1. 6e6V/cm降低到1. 35e6V/cm,同比降低15. 6% ;栅介质层5下方娃表面电场强度最大值由4. 4e5V/cm降低到3. 2e5V/cm,同比降低了 27. 3%。电场强度的降低，意味着得器件的可靠性得到提升。第三实施例加厚栅介质层厚度Gox。在第三实施例中，通过采用较厚的栅介质层5可降低栅介质层5的电场强度。在相同的栅电压条件下，栅介质层5越厚其电场强度越弱。根据本实施例，栅介质层5的厚度范围优选为500 A - 1500A。本实施例的效果可通过不同的实验例加以验证。在实验例五和实验例六中，分别采用了二种栅氧厚度来实现了同样的阈值电压VTH，反型层注入掩模7B的遮挡部分宽度a=l.1 μ m，栅介质层 5 采用二氧化硅，Ql=3el3cm_2，Q2=8el2 (4. 8el2)cnT2，栅电压为-1OV0在实验例五中，反型层注入掩模7B的遮挡部分宽度a=l.1 μ m，栅介质层5采用二氧化娃，Ql=3el3cm 2，Q2=8el2cm 2,栅电压为-10V, Gox=400A。对于实验例五，栅介质层5下表面电场强度分布如图14所不，电场强度最大值为2. 3e6V/cm ;栅介质层5下方娃表面电场强度分布如图16所不，电场强度最大值为6. le5V/cm。在实验例六中，反型层注入掩模7B的遮挡部分宽度a=l.1 μ m，栅介质层5采用二氧化娃，Ql=3el3cm 2,Q2=4. 8el2cm 2,栅电压为_10\ Cjox=]200,4。对于实验例六，栅介质层5下表面电场强度分布如图15所不，电场强度最大值为1. 28e6V/cm ;栅介质层5下方娃表面电场强度分布图17所不，电场强度最大值为3. 5e5V/cm。对比可以发现实验例六(Gox=1200A)同实验例五(Gox=400A)相比，前者使
得栅介质层5下表面电场强度最大值由2. 3e6V/cm降低到1. 28e6V/cm,同比降低44. 4% ;栅介质层5下方娃表面电场强度最大值由6. le5V/cm降低到3. 5e5V/cm,同比降低了 42. 6%。电场强度的降低，意味着器件的可靠性得到提升。第四实施例在栅电极6下方设置低浓度区4C、优化注入剂量Ql和Q2以及增加栅介质层5的厚度三种技术手段结合。本实施例的效果可通过实验例七加以验证。在实验例七中，反型层注入掩模7B的遮挡部分宽度a=l. 9 μ m，栅介质层5采用二氧化硅，其厚度Gox=1200A, Ql=8el3cm_2，Q2=6el2cm_2。对于实验例七,栅介质层5下表面电场强度分布如图18所不，电场强度最大值为O. 78e6V/cm ;栅介质层5下方娃表面电场强度分布如图19所不，电场强度最大值为
2.4e5V/cm。对比可以发现实验例七和先前的实验例一至六相比，实验例七使得栅介质层5下表面电场强度最大值由实验例一、二的1. 85e6V/cm,实验例三、四的1. 35e6V/cm,实验例五、六的1. 28e6V/cm降低到O. 78e6V/cm，同比分别降低57. 8%,42. 2%,39. 1% ;栅介质层5下方硅表面电场强度最大值由实验例一、二的3. 7e5V/cm，实验例三、四的3. 2e5V/cm，实施例五、六的3. 5e5V/cm降低到2. 4e5V/cm,同比分别降低35. 1%、25%、31· 4%。电场强度的进一步降低，意味着器件的可靠性得到进一步的提升。
综上，本发明通过上述手段中的一种或多种，使得栅介质层电场强度减弱，进而栅介质的时变击穿(TDDB, Time Dependent Dielectric Breakdown)得以改善，提高了可靠性。本发明可用于提高耗尽型栅控半导体器件，如金属-氧化物-半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)等的可靠性。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种高可靠性耗尽型功率半导体器件，包括半导体衬底；位于所述半导体衬底上的第一掺杂类型的外延层；依次位于所述外延层上的栅介质层和栅电极；位于所述栅电极两侧、所述外延层内的第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反，所述阱区的表面具有第一掺杂类型的反型层；其特征在于，所述栅介质层下方的外延层表面留有未注入第一掺杂类型离子的低浓度区。
2.根据权利要求1所述的高可靠性耗尽型功率半导体器件，其特征在于，所述低浓度区的宽度占所述栅电极两侧的阱区间距的109Γ50%。
3.根据权利要求1或2所述的高可靠性耗尽型功率半导体器件，其特征在于，所述阱区的离子注入剂量Ql和所述反型层的离子注入剂量Q2被选择为lel3cm_2<Ql ( lel4cm_2， 2el2cm_2 ^ Q2 ^ 2el3cm_2，并且在满足耐压和阈值电压要求的取值范围内，Ql和Q2分别取各自范围的最大值。
4.根据权利要求3所述的高可靠性耗尽型功率半导体器件，其特征在于，所述栅介质层的厚度为500A 1500A。
5.根据权利要求1所述的高可靠性耗尽型功率半导体器件，其特征在于，所述栅介质层的厚度为500A 500A。
6.一种高可靠性耗尽型功率半导体器件的制造方法，包括提供半导体衬底；在所述半导体衬底上形成第一掺杂类型的外延层；在所述外延层中形成第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反；在所述阱区的表面形成第一掺杂类型的反型层；以及在相邻阱区之间的外延层上依次形成栅介质层和栅电极，其特征在于，所述反型层的注入掩膜具有遮挡部分，使得所述外延层的表面留有未注入第一掺杂类型离子的低浓度区，所述栅介质层位于所述低浓度区上方。
7.根据权利要求6所述的制造方法，其特征在于，所述低浓度区的宽度占所述栅电极两侧的阱区间距的10% 50%。
8.根据权利要求6或7所述的制造方法，其特征在于，所述阱区的离子注入剂量Ql和所述反型层的离子注入剂量Q2被选择为lel3Cm_2 ≤ Ql ≤ leHcnT2， 2el2cm_2 ≤ Q2 ≤ 2el3cm_2，并且在满足耐压和阈值电压要求的取值范围内，Ql和Q2分别取各自范围的最大值。
9.根据权利要求8所述的制造方法，其特征在于，所述栅介质层的厚度为 500A i500A。
10.根据权利要求6所述的制造方法，其特征在于，所述栅介质层的厚度为 500Α 1500Α。
全文摘要
本发明提供了一种高可靠性耗尽型功率半导体器件及其制造方法，该半导体器件包括半导体衬底；位于所述半导体衬底上的第一掺杂类型的外延层；依次位于所述外延层上的栅介质层和栅电极；位于所述栅电极两侧、所述外延层内的第二掺杂类型的阱区，所述第二掺杂类型与所述第一掺杂类型相反，所述阱区的表面具有第一掺杂类型的反型层；其中，所述栅介质层下方的外延层表面留有未注入第一掺杂类型离子的低浓度区。本发明能够减弱栅介质层的电场强度从而保证栅介质层工作在低应力条件下以提高器件可靠性。
文档编号H01L21/336GK103022138SQ20121058056
公开日2013年4月3日 申请日期2012年12月26日 优先权日2012年12月26日
发明者叶俊, 张邵华 申请人:杭州士兰微电子股份有限公司