半导体存储器件的制作方法
【专利摘要】本发明是在由纵型晶体管SGT所构成的无负载4T-SRAM中，实现较小的SRAM单元面积。在使用4个MOS晶体管所构成的静态型存储器单元中，前述MOS晶体管为将形成于基体衬底上的漏极、栅极、源极配置于垂直方向的SGT，且借由将存取晶体管的栅极作为字线在邻接于横方向的多个单元共通化，并且将对于字线的接点依多个单元形成1个，即可实现具有极小的存储器单元面积的CMOS型无负载4T-SRAM。
【专利说明】半导体存储器件
【技术领域】
[0001]本发明涉及一种半导体存储器件，尤其涉及由SRAM (Static Random AccessMemory，静态随机存取存储器)所构成的半导体存储器件。
【背景技术】
[0002]为了实现半导体器件的高集成化、高性能化，已提出一种属于纵型栅极晶体管(gate transistor)的 SGT(Surrounding Gate Transistor,环绕栅极晶体管)的方案，该SGT是在半导体衬底的表面形成柱状半导体，且在该柱状半导体的侧壁具有形成为包围柱状半导体层的栅极(例如专利文献1:日本特开平2-188966号公报)。由于在SGT中是将漏极(drain)、栅极、源极(source)配置于垂直方向，因此相较于以往的平面(planar)型晶体管，可将占据面积大幅缩小。
[0003]使用SGT而构成LSI (大规模集成电路)时，必须要使用以SGT的组合所构成的SRAM来作为该等LSI的快取(cache)用存储器。近年来，由于对于搭载于LSI的SRAM的大容量化的需求极为强烈，因此有必要在使用SGT时也实现具有较小单元(cell)面积的SRAM。
[0004]专利文献2 (日本特开2011-61110号公报)显示使用4个SGT形成于基体(bulk)衬底上的无负载4T-SRAM。图1显示无负载(Loadless) 4T-SRAM的等效电路图。此外，图20显示专利文献2的无负载4T-SRAM的平面图，图21则显示专利文献2的无负载4T-SRAM的剖面图。
[0005]以下使用图1所示的无负载4T-SRAM的等效电路来显示无负载4T-SRAM的动作原理。无负载4T-SRAM是由为PMOS的用以存取存储器的2个存取晶体管(accesstransistor)与为NMOS的用以驱动存储器的2个驱动器晶体管(driver transistor)的共计4个晶体管所构成。
[0006]以下说明在存储节点(node)Qal存储有“L”的数据、及在存储节点Qbl存储有“H”的数据时的数据的保持动作，作为图1的存储器单元的动作的一例。数据保持中，字(word)线WL1、位(bit)线BLl及BLBl均驱动为“H”电位。存取晶体管(Qpll、Qp21)的关断漏(off leak)电流设定为较驱动器晶体管的关断漏电流还大例如10倍至1000倍左右。因此，存储节点Qbl的“H”电平(level)是借由关断漏电流经由存取晶体管Qp21从位线BLBl流通至存储节点Qbl来保持。另一方面，存储节点Qal的“L”电平借由驱动器晶体管Qnll而稳定地保持。
[0007]图20显示专利文献2的实施例1的SRAM存储器单元的布局(layout)图。在SRAM单元阵列(array)内，重复配置有图20所示的单位单元(unit cell)UC。图21(a)至图21(d)是分别显示图20的布局图的切割线(cut line)A-A，、B-B，、C-C，及D-D’的剖面构造。
[0008]首先，使用图20及图21来说明专利文献2的实施例1的SRAM单元的布局。在衬底的SRAM单元阵列内形成有为第I阱(well) 601a的η阱，而衬底上的扩散层借由元件分离层602而分离。借由衬底上的扩散层而形成的第I存储节点Qa6是借由第Ip+扩散层603a与第In+扩散层604a而形成，且借由形成于衬底表面的第I硅化物层613a来连接。同样地，借由衬底上的扩散层形成的第2存储节点Qb6是借由第2p+扩散层603b与第2n+扩散层604b而形成，且借由形成于衬底表面的第2硅化物层613b来连接。为了抑制从具有与为第I阱601a的η阱相同导电型的η+扩散层朝衬底的泄漏，在第I阱的上部形成具有与第I阱不同的导电型的扩散层(第I防止泄漏扩散层601b或第2防止泄漏扩散层601c)。第I及第2防止泄漏扩散层是借由元件分离层102而依各个衬底上的扩散层分离。
[0009]Qp 16及Qp26为属于PMOS的用以存取存储器单元的存取晶体管，Qnl6及Qn26为属于NMOS的用以驱动存储器单元的驱动器晶体管。
[0010]I个单位单元UC具备在衬底上排列成2行(row) 2列(column)的晶体管。在第I列，于第I存储节点Qa6上，从图的上侧分别排列有存取晶体管Qpl6及驱动器晶体管Qnl6。此外，在第2列，于第2存储节点Qb6上，从图的上侧分别排列有存取晶体管Qp26及驱动器晶体管Qn26。本实施例的SRAM单元阵列是借由将此种具备有4个晶体管的单位单元UC连续排列在图的上下方向来构成。
[0011]形成于第I存储节点Qa6上的接点(contact) 610a借由节点连接配线Na6而与形成在从驱动器晶体管Qn26的栅极电极延伸的栅极配线上的接点611b连接。此外，形成于第2存储节点Qb6上的接点610b则是借由节点连接配线Nb6而与形成在从驱动器晶体管Qnl6的栅极电极延伸的栅极配线上的接点611a连接。形成于存取晶体管Qpl6上部的接点606a连接于位线BL6，而形成于存取晶体管Qp26上部的接点606b则是连接于位线BLB6。形成在从存取晶体管Qpl6及存取晶体管Qp26的栅极电极延伸的栅极配线上的共通的接点607连接于字线WL6。形成于驱动器晶体管(Qnl6、Qn26)上部的接点(608a、608b)则是连接于为接地电位的配线层Vss6。
[0012]接下来，使用图21的剖面图来说明专利文献2的SRAM单元的构造。如图21 (a)所示，在衬底形成有于SRAM单元阵列共通的为第I阱601a的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第I存储节点Qa6中，借由注入杂质等而形成有第Ip+漏极扩散层603a，而在借由衬底上的扩散层而形成的第2存储节点Qb6中，借由注入杂质等而形成有第2p+漏极扩散层603b。此外，在第1、第2p+漏极扩散层（603a、603b)上，分别形成有第1、第2硅化物(silicide)层(613a、613b)。在p+漏极扩散层603a上形成有构成存取晶体管Qpl6的柱状硅层621a，而在p+漏极扩散层603b上形成有构成存取晶体管Qp26的柱状娃层621b。
[0013]在各个柱状硅层的周围形成有栅极绝缘膜617与栅极电极618。在柱状硅层上部，借由注入杂质等形成有P+漏极扩散层616，而在源极扩散层表面则形成有硅化物层615。形成于存取晶体管Qpl6上的接点606a连接于位线BL6，而形成于存取晶体管Qp26上的接点606b则是连接于位线BLB6，而形成在从存取晶体管Qpl6及Qp26的栅极延伸的栅极配线618a上的接点607则连接于字线WL6。
[0014]如图21 (b)所示，在衬底形成有于SRAM单元阵列共通的为第I阱601a的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第I存储节点Qa6中，借由注入杂质等而形成有第In+漏极扩散层604a，而在借由衬底上的扩散层而形成的第2存储节点Qb6中，借由注入杂质等而形成有第2n+漏极扩散层604b。此外，在第1、第2η+漏极扩散层上，分别形成有第1、第2硅化物层(613a、613b)。形成于第I漏极扩散层604a上的接点611a形成于第Ip+漏极扩散层603a与第In+漏极扩散层604a的交界附近上，且经由存储节点连接配线Nb6而连接于从驱动器晶体管Qnl6的栅极电极延伸的形成于栅极配线618b上的接点611a。
[0015]为了抑制从具有与第I阱相同导电型的第In+扩散层604a朝衬底的泄漏，在第In+扩散层的下部且为第I阱的上部形成具有与第I阱不同的导电型的第I防止泄漏扩散层601b，且为了抑制从具有与第I阱相同导电型的第2n+扩散层604b朝衬底的泄漏，在第2n+扩散层的下部且为第I阱的上部形成具有与第I阱不同的导电型的第2防止泄漏扩散层 601c。
[0016]如图21 (c)所示，在衬底形成有于SRAM单元阵列共通的为第I阱的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第I存储节点Qa6中，借由注入杂质等而形成有第In+漏极扩散层604a，而在借由衬底上的扩散层而形成的第2存储节点Qb6中，借由注入杂质等而形成有第2n+漏极扩散层604b。此外，在第1、第2n+漏极扩散层(604a、604b)表面,分别形成有第1、第2娃化物层(613a、613b)。为了抑制从具有与第I阱相同导电型的第In+扩散层604a朝衬底的泄漏，在第In+扩散层的下部且为第I阱的上部形成具有与第I阱不同的导电型的第I防止泄漏扩散层601b，且为了抑制从具有与第I阱相同导电型的第2n+扩散层604b朝衬底的泄漏，在第2n+扩散层的下部且为第I阱的上部形成具有与第I阱不同的导电型的第2防止泄漏扩散层601c。
[0017]在第In+漏极扩散层604a形成用以形成驱动器晶体管Qnl6的柱状硅层622a，而在第2n+漏极扩散层604b形成用以形成驱动器晶体管Qn26的柱状硅层622b。在各个柱状硅层的周围形成有栅极绝缘膜617与栅极电极618。在柱状硅层上部，借由注入杂质等形成有η+源极扩散层614，而在源极扩散层表面则形成有硅化物层615。形成于驱动器晶体管(Qnl6、Qn26)上的接点(608a、608b)均经由配线层而连接于电源电位配线Vss6。
[0018]如图21(d)所示，在衬底形成有于SRAM单元阵列共通的为第I阱的η阱，且借由元件分离层602分离衬底上的扩散层。在借由衬底上的扩散层形成的第2存储节点Qb6中，借由注入杂质等而形成有第2p+漏极扩散层603b及第2n+漏极扩散层604b。在漏极扩散层上形成有第2硅化物层613b，且第2p+漏极扩散层603b与第2n+漏极扩散层604b借由第2硅化物层613b而直接连接。为了抑制从具有与第I阱相同导电型的第2n+扩散层604b朝衬底的泄漏，在第2n+扩散层的下部且为第I阱的上部形成具有与第I阱601a不同的导电型的第2防止泄漏扩散层。
[0019]在第2p+漏极扩散层603b上形成构成存取晶体管Qp26的柱状硅层622b，而在第2n+漏极扩散层604b上形成构成驱动器晶体管Qn26的柱状娃层622b。在各个柱状娃层的周围形成栅极绝缘膜617与栅极电极618，而在各个柱状硅层上部借由注入杂质等而形成源极扩散层，且在源极扩散层表面形成有硅化物层615。形成于存取晶体管Qp26上的接点608b连接于位线BLB6，而形成于驱动器晶体管Qn26上的接点608b则是连接于接地电位Vss6。[0020]在从驱动器晶体管Qn26的栅极电极延伸的栅极配线618c上形成有接点610b，而接点610b经由存储节点连接配线Na6而连接于形成于第I漏极扩散层上的接点611a。在第2n+漏极扩散层604b上形成有接点611b，且经由存储节点连接配线Nb6而连接于形成在从驱动器晶体管Qnl6的栅极电极延伸的栅极配线618b上的接点611a。
[0021][先前技术文献]
[0022][专利文献]
[0023]专利文献1:日本特开平2-188966号公报
[0024]专利文献2:日本特开2011-61110号公报
【发明内容】
[0025][发明所欲解决的课题]
[0026]在图20及图21的4T-SRAM单元中，由于形成于存取晶体管间的栅极上的字线接点，在上下方向产生闲置空间(dead space)，而无法效率性地形成较小的SRAM单元。
[0027]有鉴于以上情形，本发明的目的是实现一种较以往提出的使用SGT的无负载4T-SRAM而言使用单元面积更小的SGT的无负载4T-SRAM单元。
[0028][解决课题的手段]
[0029]本发明提供一种半导体存储器件，其具备多个在衬底上排列有4个MOS晶体管的静态型存储器单元，
[0030]前述4个MOS晶体管的各者发挥作为第I及第2PM0S的存取晶体管、与第I及第2NM0S的驱动器晶体管的功能，该第I及第2PM0S的存取晶体管为了保持存储器单元数据而用以供给电荷并且存取存储器，而该第I及第2NM0S的驱动器晶体管为了读取存储器单元的数据而用以驱动存储节点；
[0031]为了保持存储器单元数据而供给电荷并且存取存储器用的第I及第2PM0S的存取晶体管是
[0032]P型第I扩散层、第I柱状半导体层及P型第2扩散层沿垂直方向阶层地配置在衬底上，而前述第I柱状半导体层配置在形成于前述第I柱状半导体层的底部的前述第I扩散层、与形成于前述第I柱状半导体层的上部的前述第2扩散层之间，而于前述第I柱状半导体层的侧壁则形成有第I栅极；
[0033]为了读取存储器单元的数据而驱动存储节点的第I及第2NM0S驱动器晶体管是
[0034]N型第3扩散层、第2柱状半导体层及N型第4扩散层沿垂直方向阶层地配置在衬底上，而前述第2柱状半导体层配置在形成于前述第2柱状半导体层的底部的前述第3扩散层、与形成于前述第I柱状半导体层的上部的前述第4扩散层之间，而于前述第2柱状半导体层的侧壁则形成有第2栅极；
[0035]前述第1PM0S的存取晶体管及前述第1NM0S的驱动器晶体管彼此邻接排列；
[0036]前述第2PM0S的存取晶体管及前述第2NM0S的驱动器晶体管彼此邻接排列；
[0037]在前述衬底形成有用以赋予电位至该衬底的于多个存储器单元共通的第I阱；
[0038]形成于前述第1PM0S的存取晶体管的底部的前述P型第I扩散层及形成于前述第1NM0S的驱动器晶体管的底部的前述N型第3扩散层彼此连接；
[0039]前述彼此连接的前述P型第I扩散层及N型第3扩散层发挥作为用以保持存储于存储器单元的数据的第I存储节点的功能；
[0040]为了防止前述N型第3扩散层或P型第I扩散层与前述第I阱间的泄漏，在前述N型第3扩散层或P型第I扩散层与前述第I阱之间以较元件分离层还浅方式形成具有与前述第I阱相反导电型的第I防止泄漏扩散层的底部；
[0041]前述第I防止泄漏扩散层与前述P型第I扩散层或N型第3扩散层直接连接；
[0042]形成于前述第2PM0S的存取晶体管的底部的前述P型第I扩散层及形成于前述第2NM0S的驱动器晶体管的底部的前述N型第3扩散层彼此连接；
[0043]前述彼此连接的前述P型第I扩散层及N型第3扩散层发挥作为用以保持存储于存储器单元的数据的第2存储节点的功能；
[0044]为了防止前述N型第3扩散层或P型第I扩散层与前述第I阱间的泄漏，在前述N型第3扩散层或P型第I扩散层与前述第I阱之间以较元件分离层还浅的方式形成具有与前述第I阱相反导电型的第2防止泄漏扩散层的底部；
[0045]前述第2防止泄漏扩散层与前述P型第I扩散层或N型第3扩散层直接连接；
[0046]前述第I及前述第2PM0S的驱动器晶体管的各者的栅极是借由第I栅极配线而彼此连接，前述第I栅极配线是借由与邻接的2个以上的多个存储器单元中的前述第I及前述第2PM0S的存取晶体管的各者的栅极彼此连接而形成字线；
[0047]对2个以上的邻接的多个存储器单元的各组，在为字线的前述第I栅极配线上形成第I接点。
[0048]在上述发明的半导体存储器件中，可在为前述字线的前述第I栅极配线上形成有前述第I接点的区域中，与存储器单元同样地配置支柱(pillar)。
[0049]在上述发明的半导体存储器件中，可作成:
[0050]从前述第1NM0S的驱动器晶体管的栅极延伸的第2栅极配线是借由共通的第2接点与发挥作为前述第2存储节点的功能的扩散层连接；
[0051]从前述第2NM0S的驱动器晶体管的栅极延伸的第3栅极配线是借由共通的第3接点与发挥作为前述第I存储节点的功能的扩散层连接。
[0052]在上述发明的半导体存储器件中，可作成:
[0053]形成前述第I及第2NM0S的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或大于形成前述第I及第2PM0S的存取晶体管的柱状半导体层的侧壁的周围长度的值；
[0054]或者
[0055]或者形成前述第I及第2NM0S的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或小于形成前述第I及第2PM0S的存取晶体管的柱状半导体层的侧壁的周围长度的值。
[0056]在上述发明的半导体存储器件中，可作成:前述4个MOS晶体管可在前述绝缘膜上排列成2行2列；前述第1PM0S的存取晶体管排列于第I行(row)第I列(column);前述第1NM0S的驱动器晶体管排列于第2行第I列；前述第2PM0S的存取晶体管排列于第I行第2列；前述第2NM0S的驱动器晶体管排列于第2行第2列。
[0057]在上述发明的半导体存储器件中，可作成:前述4个MOS晶体管是前述第1PM0S的存取晶体管与前述第2PM0S的存取晶体管邻接排列；
[0058]在与前述第1PM0S的存取晶体管及前述第2PM0S的存取晶体管的邻接方向正交的一方的方向中，前述第1NM0S的驱动器晶体管与前述第1PM0S的存取晶体管邻接排列；
[0059]在与前述第1PM0S的存取晶体管及前述第2PM0S的存取晶体管的邻接方向正交的另一方的方向中，前述第2NM0S的驱动器晶体管与前述第2PM0S的存取晶体管邻接排列。【专利附图】
【附图说明】
[0060]图1为显示本发明的SRAM的等效电路。
[0061]图2为显示本发明的第I实施例的SRAM的平面图。
[0062]图3中(a)及(b)为显示本发明的第I实施例的SRAM的平面图。
[0063]图4(a)为显示本发明的第I实施例的SRAM的剖面图。
[0064]图4(b)为显示本发明的第I实施例的SRAM的剖面图。
[0065]图4(c)为显示本发明的第I实施例的SRAM的剖面图。
[0066]图4(d)为显示本发明的第I实施例的SRAM的剖面图。
[0067]图4(e)为显示本发明的第I实施例的SRAM的剖面图。
[0068]图5(a)为显示本发明的第I实施例的SRAM的剖面图。
[0069]图5(b)为显示本发明的第I实施例的SRAM的剖面图。
[0070]图5(c)为显示本发明的第I实施例的SRAM的剖面图。
[0071]图5(d)为显示本发明的第I实施例的SRAM的剖面图。
[0072]图6中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0073]图7中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0074]图8中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0075]图9中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0076]图10中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0077]图11中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0078]图12中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0079]图13中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0080]图14中(a)及(b)为依步骤顺序显示本发明的制造方法的步骤图。
[0081]图15为显示本发明的第2实施例的SRAM的平面图。
[0082]图16为显示本发明的第3实施例的SRAM的平面图。
[0083]图17为显示本发明的第4实施例的SRAM的平面图。
[0084]图18为显示本发明的第5实施例的SRAM的平面图。
[0085]图19中(a)及(b)为显示本发明的第5实施例的SRAM的平面图。
[0086]图20为显示使用以往的SGT的SRAM的平面图。
[0087]图21 (a)为显示使用以往的SGT的SRAM的剖面图。
[0088]图21 (b)为显示使用以往的SGT的SRAM的剖面图。
[0089]图21 (C)为显示使用以往的SGT的SRAM的剖面图。
[0090]图21 (d)为显示使用以往的SGT的SRAM的剖面图。
[0091](主要元件符号说明)
[0092]101a、210a、601a:第 I 阱
[0093]101b,201b,601b:第I防止泄漏扩散层
[0094]101c,201c,601c:第2防止泄漏扩散层
[0095]102、202、302、402、502、602:元件分离层
【权利要求】
1.一种半导体存储器件，具备多个在衬底上排列有4个MOS晶体管的静态型存储器单元，其特征在于， 前述4个MOS晶体管的各者发挥作为第I及第2PM0S的存取晶体管、与第I及第2NM0S的驱动器晶体管的功能，该第I及第2PM0S的存取晶体管为了保持存储器单元数据而用以供给电荷并且存取存储器，而该第I及第2NM0S的驱动器晶体管为了读取存储器单元的数据而用以驱动存储节点； 在前述第I及第2PM0S的存取晶体管中， P型第I扩散层、第I柱状半导体层及P型第2扩散层沿垂直方向阶层地配置在衬底上，而前述第I柱状半导体层被配置在形成于前述第I柱状半导体层的底部的前述第I扩散层、与形成于前述第I柱状半导体层的上部的前述第2扩散层之间，而于前述第I柱状半导体层的侧壁则形成有第I栅极； 在前述第I及第2NM0S的驱动器晶体管中， N型第3扩散层、第2柱状半导体层及N型第4扩散层沿垂直方向阶层地配置在衬底上，而前述第2柱状半导体层被配置在形成于前述第2柱状半导体层的底部的前述第3扩散层、与形成于前述 第I柱状半导体层的上部的前述第4扩散层之间，而于前述第2柱状半导体层的侧壁则形成有第2栅极； 前述第1PM0S的存取晶体管及前述第1NM0S的驱动器晶体管彼此邻接排列； 前述第2PM0S的存取晶体管及前述第2NM0S的驱动器晶体管彼此邻接排列； 在前述衬底形成有用以赋予电位至该衬底的于多个存储器单元共通的第I阱； 形成于前述第1PM0S的存取晶体管的底部的前述P型第I扩散层及形成于前述第1NM0S的驱动器晶体管的底部的前述N型第3扩散层彼此连接； 前述彼此连接的前述P型第I扩散层及N型第3扩散层发挥作为用以保持存储于存储器单元的数据的第I存储节点的功能； 为了防止前述N型第3扩散层或P型第I扩散层与前述第I阱间的泄漏，在前述N型第3扩散层或P型第I扩散层与前述第I阱之间以底部较元件分离层还浅的方式形成具有与前述第I阱相反导电型的第I防止泄漏扩散层； 前述第I防止泄漏扩散层与前述P型第I扩散层或N型第3扩散层直接连接； 形成于前述第2PM0S的存取晶体管的底部的前述P型第I扩散层及形成于前述第2NM0S的驱动器晶体管的底部的前述N型第3扩散层彼此连接； 前述彼此连接的前述P型第I扩散层及N型第3扩散层发挥作为用以保持存储于存储器单元的数据的第2存储节点的功能； 为了防止前述N型第3扩散层或P型第I扩散层与前述第I阱间的泄漏，在前述N型第3扩散层或P型第I扩散层与前述第I阱之间以底部较元件分离层还浅的方式形成具有与前述第I阱相反导电型的第2防止泄漏扩散层； 前述第2防止泄漏扩散层与前述P型第I扩散层或N型第3扩散层直接连接； 前述第I及前述第2PM0S的驱动器晶体管的各者的栅极借由第I栅极配线而彼此连接，前述第I栅极配线借由与邻接的2个以上的多个存储器单元中的前述第I及前述第2PM0S的存取晶体管的各者的栅极彼此连接而形成字线； 分别于邻接的多个存储器单元，在为字线的前述第I栅极配线上形成第I接点。
2.根据权利要求1所述的半导体存储器件，其特征在于，在为前述字线的前述第I栅极配线上形成有前述第I接点的区域中，与存储器单元区域同样地配置有支柱。
3.根据权利要求1所述的半导体存储器件，其特征在于，从前述第INMOS的驱动器晶体管的栅极延伸的第2栅极配线借由共通的第2接点与发挥作为前述第2存储节点的功能的扩散层连接； 从前述第2NM0S的驱动器晶体管的栅极延伸的第3栅极配线借由共通的第3接点与发挥作为前述第I存储节点的功能的扩散层连接。
4.根据权利要求1所述的半导体存储器件，其特征在于，形成前述第I及第2NM0S的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或大于形成前述第I及第2PM0S的存取晶体管的柱状半导体层的侧壁的周围长度的值；或者 或者形成前述第I及第2NM0S的驱动器晶体管的柱状半导体层的侧壁的周围长度具有等于或小于形成前述第I及第2PM0S的存取晶体管的柱状半导体层的侧壁的周围长度的值。
5.根据权利要求1所述的半导体存储器件，其特征在于，前述4个MOS晶体管在所述绝缘膜上排列成2行2列； 前述第1PM0S的存 取晶体管排列于第I行第I列； 前述第1NM0S的驱动器晶体管排列于第2行第I列； 前述第2PM0S的存取晶体管排列于第I行第2列； 前述第2NM0S的驱动器晶体管排列于第2行第2列。
6.根据权利要求1所述的半导体存储器件，其特征在于，前述4个MOS晶体管是 前述第1PM0S的存取晶体管与前述第2PM0S的存取晶体管邻接排列； 在与前述第1PM0S的存取晶体管及前述第2PM0S的存取晶体管的邻接方向正交的一方的方向中，前述第1NM0S的驱动器晶体管与前述第1PM0S的存取晶体管邻接排列； 在与前述第1PM0S的存取晶体管及前述第2PM0S的存取晶体管的邻接方向正交的另一方的方向中，前述第2NM0S的驱动器晶体管与前述第2PM0S的存取晶体管邻接排列。
【文档编号】H01L27/11GK103460373SQ201280009109
【公开日】2013年12月18日 申请日期:2012年2月15日 优先权日:2012年2月15日
【发明者】舛冈富士雄, 新井绅太郎 申请人:新加坡优尼山帝斯电子私人有限公司