半导体装置制造方法
【专利摘要】本发明公开了一种沟槽栅绝缘栅型半导体装置，所述半导体装置包括：活性区域（30），其中具有由p基极层（2）、n+发射极区域（8）、沟槽（3）、栅氧化膜（10）和掺杂多晶硅栅电极（11）构成的沟槽栅结构。p型延伸区域（C），设置在包围多个沟槽（3）的外周，并且将p基极层（2）向边缘终端结构区域（40）延伸而构成。p型延伸区域（C）包括与多个沟槽（3）同时形成的1个以上的外周环状沟槽（3a）。外周环状沟槽（3a）和最外侧的沟槽（3）之间的第2间隔或者相邻的外周环状沟槽（3a）之间的第2间隔（b）小于相邻的沟槽（3）之间的第1间隔（a）。因此，本发明的半导体装置在抑制耐压降低的同时，能够提高截止时的破坏耐量。
【专利说明】半导体装置【技术领域】
[0001]本发明涉及具有沟槽栅的电力用半导体装置。
【背景技术】
[0002]随着电力转换装置的低消耗电力化的进步，对于在电力转换装置中起重要作用的功率半导体装置(开关器件)的低消耗电力化也很期待。近年来，作为对这样的低消费电力化能够做出巨大贡献的半导体装置，具有能够显著地提高沟槽密度的沟槽栅结构的功率绝缘栅型(M0S型)半导体装置已经投入应用。在具有该沟槽栅结构的功率M0S型半导体装置中包括以功率M0SFET (绝缘栅型场效应晶体管)为中心的IGBT (绝缘栅型双极晶体管)等。
[0003]IGBT等双极型半导体装置不仅采用了为提高沟槽密度的沟槽栅结构，进一步地，采用了使从集电极侧注入的空穴难以进入到发射电极的结构，即，减小与发射极电极电连接的发射极区域的面积比率的结构。换句话说，双极型半导体装置采用了相对地增大浮置区域的面积的结构，所述浮置区域与发射极区域在同一表面内的不同区域中形成，并且与发射极电极绝缘。因为通过这种结构能够获得向漂移层的发射极一侧流动的载流子的存储效应，所以即使在和普通的高耐压半导体装置一样通过厚的漂移层能容易地提高导通电压的层结构中，也可能降低导通电压和固定损失。
[0004]将参照图3和图4描述这种沟槽栅型IGBT的结构。图3是示出现有的沟槽栅型IGBT的主要部分的结构的剖面图。图4是示出现有的沟槽栅型IGBT的主要部分的结构的平面图。在图4中示出包括活性区域30 (—部分)和设置在活性区域30的周边的边缘终端结构区域40 (—部分)的区域的主要部分的平面图。图3是沿着图4的B-B’线截取的剖面图。为了使表面的结构图案易于观察，在图4的主要平面图中省略了最上面的铝电极和铝电极下面的氧化硅膜。
[0005]如图3和图4所示，在活性区域30内，尤其是在构成主电流路径的区域中，将p基极层2 (p沟道层)和n+发射极区域8设置在作为η-漂移层1 (η-基体层)的半导体基板的正表面上。进一步地，设置有沟槽3，该沟槽3深度比从ρ基极层2和η+发射极区域8的表面到Ρ基极层2的深度更深。多个沟槽3沿着η-漂移层1的表面(半导体基板的正表面一侧的面)以预定的间隔a形成。将掺杂多晶硅栅电极11隔着栅氧化膜10埋设在该沟槽3内，从而形成沟槽栅。
[0006]将层间绝缘膜4形成在η-漂移层1的表面上，以覆盖沟槽3内的掺杂多晶硅栅电极11的上部(露出部分)。而且，隔着层间绝缘膜4使作为发射极电极5的金属膜层积在η-漂移层1的表面上。将作为发射极电极5的金属膜沉积在η+发射极区域8和ρ基极层
2的表面上以共同接触其表面。将ρ+集电极层13形成在作为η-漂移层1 (η-基体层)的半导体基板的背面的表面层上。Ρ+集电极层13的表面与集电极电极6欧姆接触。
[0007]在很多情况下，沟槽栅型IGBT包括位于ρ基极层2的内部的ρ+接触层9，以提高锁定(latch up)耐量。进一步地，优选为在η-漂移层1和p+集电极层13之间包括n+缓冲层14，以减小高阻抗的η-漂移层的厚度的结构。在活性区域30的外周端部，具有使ρ基极层2朝边缘终端结构区域40侧延伸的ρ型延伸区域C。在ρ型延伸区域C中不设置沟槽3。
[0008]在ρ型延伸区域C的表面(半导体基板的正表面一侧的面)上设置有:隔着栅氧化膜10层积有栅极滑槽用的掺杂多晶硅栅电极11的区域；以及发射极电极接触孔21，是使发射极电极5与硅表面直接接触的氧化膜的开口部。栅极滑槽用的掺杂多晶硅栅电极11与前述的沟槽栅结构用的掺杂多晶硅栅电极11同时形成。
[0009]栅极滑槽用的掺杂多晶硅栅电极11和沟槽栅结构用的掺杂多晶硅栅电极11在图中省略的部分中相互电连接。进一步地，栅极滑槽用的掺杂多晶硅栅电极11的表面与作为栅极滑槽的铝栅电极布线12通过设置在氧化膜上的开口部接触。通过铝栅电极布线12将沟槽栅结构用的掺杂多晶硅栅电极11引出到芯片表面。
[0010]边缘终端结构区域40设置在位于ρ基极层2的外周侧端部的ρ型延伸区域C的更外侧。在边缘终端结构区域40中，将环状P+保护环15和16设置为与ρ型延伸区域C具有预定的间隔，并且具有与P基极层2相同的深度，或者比ρ基极层2更深的深度。p+保护环15和16作为边缘终端结构区域40的一部分包围活性区域30。
[0011]将掺杂多晶硅场板18和19隔着与栅氧化膜10同时形成的绝缘膜17分别设置在P+保护环15和16的表面上。形成掺杂多晶硅场板18和19以分别覆盖P+保护环15和16的表面，同时在相邻的η-漂移层1的表面上连续地覆盖η-漂移层1的表面。ρ+保护环15和16以及掺杂多晶硅场板18和19分别通过铝场板20在图中省略的部分中相互电连接。
[0012]对于此类沟槽栅型IGBT，提出有以下结构:在活性区域的最外端的沟槽(在下文中，称为最外端沟槽)的更外侧的Ρ基极层(与图3的ρ型延伸区域C对应)中，设置追加沟槽以缓和截止状态时Ρ基极层和η-漂移层之间的ρη结的耗尽层在扩展时的电场(例如，参考以下专利文献1和专利文献2)。
[0013]进一步地，作为另一种沟槽栅型IGBT，提出有以下结构:在活性区域内的沟槽栅中，在最外端沟槽的外侧进一步形成分隔用沟槽，将活性区域的Ρ基极层延伸到该分隔用沟槽的更外侧，使连接活性区域的表面的发射极电极与该延伸的Ρ基极层的端部表面连接(例如，参考以下专利文献3)。
[0014]现有技术文献
[0015]专利文献
[0016]专利文献1:特开平10-70271号公报
[0017]专利文献2:特开2008-103683号公报
[0018]专利文献3:特开2006-5248号公报
[0019]然而，在前述专利文献3中公开的现有的沟槽栅型IGBT中，处于截止状态时ρ基极层和η-漂移层之间的ΡΝ结的耗尽层扩展时，在活性区域内的沟槽底部的耗尽层的曲率半径容易变小。尤其在活性区域的最外端的沟槽(最外端沟槽)底部明显地出现该现象，导致最外端沟槽底部的电场比活性区域的最外端以外的沟槽底部的电场高。因此，在最外端沟槽底部容易发生电场集中，并在低电压发生雪崩击穿，从而降低耐压。在实际元件的结构设计中，考虑到由于电场集中在最外端沟槽底部而产生耐压下降的因素，所以预先使用高阻抗率的半导体基板以增大η-漂移层的厚度，从而出现了导通电压和断开损耗增大的问题。[0020]而且，如前述专利文献1和2所公开，可以确定的是为了缓和追加沟槽(设置在最外端沟槽的外侧)底部产生的电场，仅缩小追加沟槽的间隔的构造不能得到充足的电场缓和效果。而且，如前述专利文献3所公开，使ρ基极层和发射极电极在ρ基极层(从活性区域延伸到最外端沟槽外侧)的芯片外周端部的表面上连接的结构中，因为处于截止时从P基极层与发射极电极的连接部能容易地将空穴吸引进去，所以导致电场集中在该连接部，从而产生因电流集中而导致的破坏等问题。
【发明内容】
[0021]本发明的目的在于提供一种抑制耐压降低的同时能提高断开破坏耐量以解决上述现有技术的问题的半导体装置。 [0022]为了解决上述问题并达成本发明的目的，根据本发明的半导体装置具有下面的特征。所述半导体装置包括活性区域和包围活性区域的边缘终端结构区域，其中，所述活性区域包括--第1导电型漂移层，其由第1导电型半导体基板构成；包括第2导电型基极层，其设置在所述第1导电型半导体基板的一个主表面上；第1导电型半导体区域，其选择性的设置在所述第2导电型基极层的内部；多个沟槽，其从所述第1导电型半导体基板的一个主表面贯穿所述第1导电型半导体区域和所述第2导电型基极层后到达所述第1导电型漂移层，同时以预定的第1间隔排列；沟槽栅结构，其由在所述沟槽的内部沿着所述沟槽的内壁设置的栅绝缘膜和在所述沟槽的内部隔着所述栅绝缘膜设置的栅电极构成；金属电极，其与所述第2导电型基极层以及所述第1导电型半导体区域接触；第2导电型延伸区域，其由所述第2导电型基极层从多个所述沟槽中的最外侧的所述沟槽向外侧延伸而构成；1个以上的外周环状沟槽，其从所述第1导电型半导体基板的一个主表面贯穿所述第2导电型延伸区域而到达所述第1导电型漂移层，同时包围全部所述沟槽。所述外周环状沟槽和最外侧的所述沟槽之间的第2间隔，或者具有多个所述外周环状沟槽的情况下在相邻的所述外周环状沟槽之间的第2间隔比所述第1间隔小。
[0023]而且，在根据本发明的半导体装置中，多个沟槽在所述第1导电型半导体基板的一个主表面上以沿着与所述沟槽的并列方向垂直的方向延伸的长条状排列。而且，在根据本发明的半导体装置中，在将所述第2间隔设为b，将所述第1间隔设为a的情况下，优选为满足b/a < 0.8，更优选为满足b/a < 0.6。
[0024]而且，在根据本发明的半导体装置中，优选为:在所述第2导电型延伸区域中，被夹在所述外周环状沟槽和最外侧的所述沟槽之间，或者在具有多个所述外周环状沟槽的情况下被夹在相邻的所述外周环状沟槽之间的部分的表面与所述金属电极电连接。而且，在根据本发明的半导体装置中，也适用于具有2个以上的所述外周环状沟槽。
[0025]而且，在根据本发明的半导体装置中，所述半导体装置还包括覆盖所述第2导电型延伸区域的绝缘膜，所述绝缘膜具有使最外周的所述外周环状沟槽的外侧的位于所述第2导电型延伸区域的内侧附近的部位露出的开口部。并且，优选为所述第2导电型延伸区域通过所述开口部与所述金属电极导电接触。
[0026]而且，在根据本发明的半导体装置中，所述半导体装置还包括设置在所述第1导电型半导体基板的一个主表面上的将所述金属电极和所述栅电极绝缘的绝缘膜。所述活性区域中的所述第1导电型半导体基板的一个主表面上交替地布置有与所述金属电极直接接触的部分和隔着所述绝缘膜与所述金属电极接触的部分。而且，在根据本发明的半导体装置中，相邻的2个所述沟槽的端部也可以彼此相互连接。
[0027]根据上述的本发明，通过使第2间隔小于第1间隔，能够抑制沟槽栅底部附近的电场集中。而且，通过P型延伸区域的外周环状沟槽的端部表面使P型延伸区域和发射极电极电连接，能够抑制截止时电场向P型延伸区域集中。
【专利附图】
【附图说明】
[0028]图1是示出根据本发明的实施方式的沟槽栅型IGBT的主要部分的结构的剖面图；
[0029]图2是示出根据本发明的实施方式的沟槽栅型IGBT的主要部分的结构的平面图；
[0030]图3是示出现有的沟槽栅型IGBT的主要部分的结构的剖面图；
[0031]图4是示出现有的沟槽栅型IGBT的主要部分的结构的平面图；
[0032]图5是示出根据本发明的实施方式的沟槽栅型IGBT的主要部分的结构的平面图；
[0033]图6是示出根据本发明的实施方式的沟槽栅型IGBT的沟槽间隔比与活性区域的ρη结的耐压之间的关系的特性图。
[0034]符号说明:
[0035]1:η-漂移层 2b:p基极层`2a:浮置区域
[0036]3:沟槽3a:外周环状沟槽 4:层间绝缘膜
[0037]5:发射极电极 6:集电极电极8:n+发射极区域
[0038]9:p+接触层 10:栅氧化膜11:掺杂多晶硅栅电极
[0039]12:铝栅电极布线13:p+集电极层14:n+缓冲层
[0040]15、16:p+保护环17:绝缘膜18、19:掺杂多晶硅场板
[0041]20:铝场板21:发射极电极接触孔22:栅电极接触孔
[0042]30:活性区域 40:边缘终端结构区域C:p型延伸区域
【具体实施方式】
[0043]下面参照附图详细地描述根据本发明的半导体装置的优选实施方式。在说明书和附图中，描述为η或ρ的层或区域分别指的是以电子或空穴为多数载流子的层或区域。而且，在η或ρ后添加符号+和-指的是与没有添加符号的层或区域相比分别具有高掺杂浓度和低掺杂浓度的层或区域。在此，在下面的实施方式的描述和附图中，同样的结构用相同的符号表示，并且省略其重复的描述。而且，本发明不限于以下描述的实施方式，在不脱离本发明的宗旨的范围内可以对其进行各种变更。
[0044](实施方式)
[0045]参照图1、图2和图5描述根据本发明的实施方式的半导体装置的结构。图1是示出根据本发明的实施方式的沟槽栅型IGBT的主要部分的结构的剖面图。图2和图5是示出根据本发明实施方式的沟槽栅型IGBT的主要部分的结构的平面图。图2示出了包括活性区域30 (—部分)和活性区域30周边的边缘终端结构区域40 (—部分)的区域的主要部分的平面图。图5示出了与图2示出的部分不同的活性区域30 (—部分)部分的主要部分的平面图。阴影部分示出了形成有掺杂多晶硅膜的部分(与其它图一样)。图1是沿着图2的A-A’线截取的剖面图。
[0046]首先，将描述根据实施方式的沟槽栅型IGBT的沟槽栅结构。如图2和图5所示，在活性区域30中，将多个沟槽3以预定的间隔(在下文中，称为第1间隔)a设置在作为η-漂移层1 (η-基体层)的半导体基板的正表面上。多个沟槽3以沿着与沟槽3的并列方向(图2中的水平方向，在下文中，称为宽度方向)垂直的方向(图2中的垂直方向，在下文中，称为长度方向)延伸的长条状排列。而且，设置包围多个沟槽3的全部沟槽的外周环状沟槽3a。
[0047]可以设置两个或两个以上的外周环状沟槽3a。外周环状沟槽3a的沿着沟槽3的宽度方向与沟槽3相邻的部分与沟槽3的长度方向平行(参照图2)。另一方面，外周环状沟槽3a的沿着沟槽3的长度方向与沟槽3的长度方向端部相邻的部分与沟槽3垂直(参照图5)。即，图5示出在沟槽3的长度方向端部附近的沟槽的平面图案的一部分。而且，图5示出了相邻的两个沟槽3的长度方向端部相互以曲线形状连接的图案的示例。
[0048]在沟槽3的内部将栅氧化膜10沿着沟槽3的内壁设置。而且，掺杂多晶硅栅电极11设置在沟槽3的内部的栅氧化膜10的内侧，以此形成沟槽栅结构。在形成圆柱状的沟槽3的内部可以包括隔着栅氧化膜10嵌入掺杂多晶硅电极11的圆柱状的沟槽栅。在这种情况下，沟槽3的排列图案可以是将沟槽规则地排列在三角格状的顶点上的点图案。
[0049]而且，在圆柱状沟槽栅的掺杂多晶硅栅电极11的内部也可以设置环状的沟槽栅，该环状的沟槽栅隔着栅氧化膜10设有圆柱状的η-漂移层1。在设置形成为环状的沟槽栅的情况下也与设置圆柱状的沟槽栅的情况相同，沟槽3的排列图案可以是将沟槽规则地排列在三角格状的顶点处的环状点图案。
[0050]在上述沟槽3的排列中，因为等位线容易变得平坦，所以优选为将沿着长度方向直线延伸的多个相邻的沟槽3相互平行且规则地排列(长条状)的情况。根据实施方式，在图2和图5中示出的沟槽栅型IBGT的主要部分的平面图中，为了使各个表面的结构图案易于观察，省略了最上表面的铝电极和铝电极下面的氧化硅膜。
[0051]其次，根据实施方式，将描述除沟槽栅型IGBT的沟槽3和外周环状沟槽3a以外的结构。如图1、图2和图5所示，在活性区域30中，尤其是处于导通状态时被作为电流路径的沟槽3彼此夹住的区域中，设置ρ基极层2 (ρ沟道层)和n+发射极区域8。将n+发射极区域8选择性地设置在ρ基极层2的内部。上述的沟槽3从ρ基极层2和n+发射极区域8的表面(半导体基板的正表面一侧的面)起贯穿ρ基极层2和n+发射极区域8，并且设置为比P基极层2深。
[0052]将相对发射极电极5的阈值电压以上的高的正电压施加到构成该沟槽栅结构的掺杂多晶硅栅电极11上，从而在与沟槽3侧壁的栅氧化膜10面对的ρ基极层2的位于η-漂移层1和η+发射极区域8之间的部分上形成η沟道(图中未示出)。从发射极电极5注入到η+发射极区域8的电子穿过该η沟道后注入η-漂移层1，将空穴从集电极电极6注入到η-漂移层1。据此，在η-漂移层1内导电性发生变化，从而在低导通电压下流通电流。
[0053]进一步地，根据实施方式的沟槽栅型IGBT，为了追求前述的低导通电压，也可以在活性区域30内设置与发射极电极5绝缘的浮置区域2a。浮置区域2a通过层间绝缘膜4与发射极电极5绝缘。在浮置区域2a中不形成n+发射极区域8。优选为，在多个沟槽3之间，使形成n+发射极区域8并流过沟道电流的区域和因为设置浮置区域2a而没有电流路径的区域例如交替地形成在P基极层2的表面上。在图5中符号22为栅电极接触孔。接下来描述η-漂移层1表面(半导体基板的正表面一侧的面)和边缘终端结构区域40的结构。
[0054]而且，根据本发明的沟槽栅型IGBT，使ρ基极层2在前述的沟槽3中从沟槽3的宽度方向的最靠近边缘终端结构区域40侧的沟槽3朝沿着沟槽3的宽度方向的边缘终端结构区域40侧延伸。在下文中，将在ρ基极层2中从布置在沟槽3宽度方向的最靠近边缘终端结构区域40侧的沟槽3到边缘终端结构区域40侧的部分作为ρ型延伸区域C。进一步地，根据本发明的沟槽栅型IGBT的第1特征是，在ρ型延伸区域C中具有包围所有沟槽
3的1个以上的外周环状沟槽3a。
[0055]在将外周环状沟槽3a和最外侧的沟槽3之间的沟槽3宽度方向的间隔，以及包括多个外周环状沟槽3a的情况下在相邻的外周环状沟槽3a之间的间隔中的最短的间隔(在下文中，称为第2间隔)设为b的情况下，所述第2间隔b比相邻的沟槽3之间的第1间隔a小(b < a)。详细地讲，本发明的第2特征是:第2间隔b相对第1间隔a的比(在下文中，称为沟槽间隔比b/a)优选为b/a < 0.8,并且更加优选为b/a < 0.6。
[0056]进一步地，根据本发明的沟槽栅型IGBT的第3特征是具有以下结构:在ρ型延伸区域C (ρ基极层2)中，将比最外周的外周环状沟槽3a更靠近活性区域30的部分，并且接触外周环状沟槽3a的区域2b(在下文中，称作ρ基极层2b)的表面电连接到发射极电极5。即，P基极层2b是ρ型延伸区域C的位于外周环状沟槽3a和沟槽3之间的区域，以及在具有多个外周环状沟槽3a的情况下被夹在相邻的外周环状沟槽3a之间的区域。在下文中，详细地描述关于这些特征(第1至第3特征)的作用效果。
[0057]在图6中示出了活性区域30的耐压仿真结果。图6示出根据本发明的实施方式的沟槽栅型IGBT的沟槽间隔比b/a与活性区域30的ρη结耐压之间的关系的特性图。在图6中，将以第2间隔b相邻的外周环状沟槽3a的个数作为参数，示出了沟槽间隔比b/a和包括外周环状沟槽3a的活性区域30的耐压仿真值之间的关系。耐压仿真值通过活性区域30内的ρ基极层2和η-漂移层1之间的ρη结的理论耐压为100%时的百分比(％)表不。
[0058]根据图6所示的仿真结果，在沟槽间隔比b/a小于0.8 (b/a < 0.8)的情况下，夕卜周环状沟槽3a的个数在1-5之间时耐压百分比在95%以上，外周环状沟槽3a的个数越多，耐压下降率越小。因此，可确定的是优选为:增加第2间隔b的外周环状沟槽3a的个数以使沟槽间隔比b/a小于0.8 (b/a < 0.8)。进一步地，沟槽间隔比b/a小于0.6 (b/a < 0.6)时，由于相对于沟槽间隔比b/a的活性区域30的耐压变化的比例减小，耐压稳定，所以更为优选(第1和第2特征)。
[0059]而且，接下来的结果是在第2间隔b和第1间隔a相等的情况下的耐压百分比。可以确定的是:通过层间绝缘膜4使ρ基极层2b和发射极电极5处于绝缘状态的结构的耐压百分比为85%左右(图6中表示为“区域2b浮置”)。另一方面，可以确定的是:通过选择性地设置在层间绝缘膜4上的发射极电极接触孔21使ρ基极层2b和发射极电极5电连接的结构中，无论沟槽间隔比如何，耐压百分比都在94%以上，极大地提高了耐压下降率(图6中表示为“将区域2b与发射极电极连接”)。因此，可以看到优选为:将与外周环状沟槽3a连接的P基极层2b (如前所述)电连接到发射极电极5的结构(第3特征)。[0060]其次，将描述根据实施方式的沟槽栅型IGBT的η-漂移层1表面(半导体基板的正表面一侧的面)、半导体基板背面和边缘终端结构区域40的结构。形成层间绝缘膜4以覆盖沟槽3内的掺杂多晶硅电极11的上部(暴露部分)。而且，在η-漂移层1的表面上，隔着层间绝缘膜4层积有作为发射极电极5的金属膜。作为发射极电极5的金属膜以共同接触η+发射极区域8和ρ基极层2的表面的方式被沉积。
[0061]ρ+集电极层13形成在由η-漂移层1 (η_基体层)构成的半导体基板的背面的表面层上。Ρ+集电极层13的表面与集电极电极6欧姆接触。而且，在很多情况下，为了提高沟槽栅型IGBT的锁定阻抗耐量，在ρ基极层2的内部设置有ρ+接触层9。进一步地，包括设置在η-漂移层1和ρ+接触层9之间η+缓冲层14的结构，因为使高阻抗的η-漂移层1的厚度减薄，所以优先选择。
[0062]在ρ基极层2的ρ型延伸区域C的表面(半导体基板的正表面一侧的面)上设置有:隔着栅氧化膜10层积有栅极滑槽用的掺杂多晶硅栅电极11的区域；以及发射极电极接触孔21，具有使发射极电极5与硅表面直接接触的氧化膜的开口部。优选为，将该发射极电极接触孔21设置在ρ型延伸区域C的外周环状沟槽3a侧中外周环状沟槽3a的外侧附近。其理由是能够使从P型延伸区域C的最外周的端部向η-漂移层1内的横方向阻抗有效地起到作用，并且能够抑制截止时由于电流集中导致的破坏。横方向指的是与作为η-漂移层1的半导体基板的主表面平行的方向。
[0063]而且，使发射极电极接触孔21的开口幅度比外周环状沟槽3a和最外侧的沟槽3之间或者相邻的外周环状沟槽3a之间的第2间隔b宽，也能有效地抑制截止时的破坏。栅极滑槽用的掺杂多晶硅栅电极11和沟槽栅结构用的掺杂多晶硅栅电极11同时形成，并且在图中省略的部分中相互电连接。进一步地，栅极滑槽用的掺杂多晶硅栅电极11的表面通过设置在氧化硅膜上的开口部与作为栅极滑槽的铝栅电极布线12接触。通过该铝栅电极布线12将沟槽栅结构用的掺杂多晶硅栅电极11引出到芯片表面上。
[0064]将边缘终端结构区域40设置在ρ型延伸区域C (位于ρ基极层2的外周端部)的更外侧。在边缘终端结构区域40中，将p+保护环15和16设置为与ρ型延伸区域C具有预定的间隔，并且与P基极层2的深度相同，或者比ρ基极层2的深度更深的环状。p+保护环15和16作为边缘终端结构区域40的一部分包围活性区域30。将掺杂多晶硅场板18和19通过与栅氧化膜10同时形成的绝缘膜17分别设置在p+保护环15和16的表面上。
[0065]形成掺杂多晶娃场板18和19,以分别覆盖p+保护环15和16的表面，同时在相邻的η-漂移层1的表面上连续地覆盖η-漂移层1的表面。ρ+保护环15和16与掺杂多晶硅场板18和19分别通过铝场板20在图中省略的部分中相互电连接。
[0066]如上所述，根据本发明实施方式的沟槽栅型IGBT，通过使外周环状沟槽和最外侧的沟槽之间的第2间隔或者相邻的外周环状沟槽之间的第2间隔比沟槽栅结构用的相邻的沟槽之间的第1间隔小，能够抑制在沟槽栅底部附近的电场集中。而且，通过使Ρ型延伸区域和发射极电极通过Ρ型延伸区域的外周环状沟槽侧的端部表面电连接，能够抑制截止时电场向Ρ型延伸区域集中。据此，能够避免在低电压处发生雪崩击穿，并且抑制耐压降低，同时能够避免由于电场集中产生的破坏,并提高截止时的破坏耐量。
[0067]在以上描述的本发明中，虽然将第1导电类型作为η型，第2导电类型作为ρ型描述，但是也可以将第1导电类型作为Ρ型，第2导电类型作为η型来描述。[0068]如上所述，根据本发明的半导体装置可以应用到在电力转换装置等中使用的功率半导体装置。
【权利要求】
1.一种半导体装置，其特征在于，所述半导体装置包括:活性区域；以及包围所述活性区域的边缘终端结构区域，其中，所述活性区域包括:第1导电型漂移层，其由第1导电型半导体基板构成； 第2导电型基极层，其设置在所述第1导电型半导体基板的一个主表面上；第！导电型半导体区域，其选择性地设置在所述第2导电型基极层的内部；多个沟槽，其从所述第1导电型半导体基板的一个主表面贯穿所述第1导电型半导体区域和所述第2导电型基极层后到达所述第1导电型漂移层，同时以预定的第1间隔排列；沟槽栅结构，其由在所述沟槽的内部沿着所述沟槽的内壁设置的栅绝缘膜和在所述沟槽的内部隔着所述栅绝缘膜设置的栅电极构成；金属电极，其与所述第2导电型基极层以及所述第1导电型半导体区域接触；第2导电型延伸区域，其由所述第2导电型基极层从多个所述沟槽中的最外侧的所述沟槽向外侧延伸而构成；1个以上的外周环状沟槽，其从所述第1导电型半导体基板的一个主表面贯穿所述第2导电型延伸区域而到达所述第1导电型漂移层，同时将全部所述沟槽包围，其中，所述外周环状沟槽和最外侧的所述沟槽之间的第2间隔，或者在具有多个所述外周环状沟槽的情况下在相邻的所述外周环状沟槽之间的第2间隔比所述第1间隔小。
2.根据权利要求1所述的半导体装置，其特征在于，多个所述沟槽在所述第1导电型半导体基板的一个主表面上以沿着与所述沟槽的并列方向垂直的方向延伸的长条状排列。
3.根据权利要求1所述的半导体装置，其特征在于，在将所述第2间隔设为b，将所述第1间隔设为a的情况下，满足b/a < 0.8。
4.根据权利要求1所述的半导体装置，其特征在于，在将所述第2间隔设为b，将所述第1间隔设为a的情况下，满足b/a < 0.6。
5.根据权利要求1所述的半导体装置，其特征在于，在所述第2导电型延伸区域中，被夹在所述外周环状沟槽和最外侧的所述沟槽之间的部分的表面，或者在具有多个所述外周环状沟槽的情况下被夹在相邻的所述外周环状沟槽之间的部分的表面与所述金属电极电连接。
6.根据权利要求1所述的半导体装置，其特征在于，具有2个以上的所述外周环状沟槽。
7.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括覆盖所述第2导电型延伸区域的绝缘膜，其中，所述绝缘膜具有使最外周的所述外周环状沟槽的外侧的位于所述第2导电型延伸区域的内侧附近的部位露出的开口部，所述第2导电型延伸区域通过所述开口部与所述金属电极导电接触。
8.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括设置在所述第1导电型半导体基板的一个主表面上的将所述金属电极和所述栅电极绝缘的绝缘膜，在所述活性区域中的所述第1导电型半导体基板的一个主表面上交替地布置有与所述金属电极直接接触的部分和隔着所述绝缘膜与所述金属电极接触的部分。
9.根据权 利要求1至8中任意一项所述的半导体装置，其特征在于，相邻的2个所述沟槽的端部彼此相互连接。
【文档编号】H01L29/739GK103733344SQ201280039888
【公开日】2014年4月16日 申请日期:2012年9月6日 优先权日:2011年9月8日
【发明者】仓田尚子, 百田圣自, 阿部和 申请人:富士电机株式会社