半导体装置及其制造方法、电子部件的制作方法
【专利摘要】提供一种能够同时实现贯通电极的微细化和表面电极的缩小化的半导体装置、以及无论表面电极的大小如何都能够使贯通电极与表面电极可靠地接触的半导体装置的制造方法。在Si基板(29)的表面(13)选择性地形成多个绝缘膜环(32)，以与绝缘膜环(32)的开口(42)相对置的方式形成表面焊盘(33)。接着，通过从背面(14)对Si基板(29)进行蚀刻，形成经过绝缘膜环(32)的开口(42)后达到表面焊盘(33)的贯通孔(56)，在贯通孔(56)的侧面形成通孔绝缘膜(35)后，在贯通孔(56)中填充电极材料，从而以与表面焊盘(33)电连接的方式形成贯通电极(17)。
【专利说明】半导体装置及其制造方法、电子部件
【技术领域】
[0001]本发明涉及具有贯通电极的半导体装置及其制造方法、以及具备该半导体装置的电子部件(封装体)。
【背景技术】
[0002]近几年，开发了如下技术:将多个具有贯通电极的半导体装置进行层叠来形成小型、大容量、高功能的电子部件。
[0003]例如在专利文献I以及2中公开了具有贯通电极的半导体装置。
[0004]专利文献I和2的半导体装置包括:Si基板；设置于Si基板的贯通电极；形成于Si基板的表面的电极焊盘(electrode pad);和形成于电极焊盘上的再配置布线层。
[0005]相关的半导体装置例如通过以下的方法来制造。首先，在Si基板的表面隔着绝缘膜形成电极焊盘而形成再配置布线层。接着，使用第I蚀刻气体(SF6),从Si基板的背面直至Si基板的中途进行干蚀刻。之后，使用第2蚀刻气体(C4F8)对Si基板的剩余部分进行干蚀刻，由此来形成达到电极焊盘的贯通孔。并且，在贯通孔的侧面形成绝缘膜，在绝缘膜的内侧形成贯通电极。经过以上的工序，得到具有贯通电极的半导体装置。
[0006]在先技术文献
[0007]专利文献
[0008]专利文献I JP特开2011-86773号公报
[0009]专利文献2 JP特开2011-86850号公报
【发明内容】
[0010]发明要解决的问题
[0011]本发明的目的在于，提供一种能够同时实现贯通电极的微细化和表面电极的缩小化的半导体装置。
[0012]本发明的其他目的在于，提供一种无论表面电极的大小如何，都能可靠地使贯通电极与表面电极接触的半导体装置的制造方法。
[0013]本发明的又一目的在于，提供一种通过在半导体装置中高密度地设置贯通电极，从而能够实现小型化、大容量化以及高功能化的电子部件。
[0014]用于解决问题的手段
[0015]本发明的半导体装置包括:半导体基板；在上述半导体基板的表面选择性地形成的多个绝缘膜环；贯通电极，通过上述绝缘膜环的开口，贯通上述半导体基板的上述表面和背面之间；通孔绝缘膜，设置在上述贯通电极和上述半导体基板之间；和表面电极，相对于上述半导体基板的上述表面的上述绝缘膜环朝向上述表面侧远离且与上述开口相对置地形成，并与上述贯通电极电连接。(权利要求1)。
[0016]该半导体装置能够通过本发明的半导体装置的制造方法(权利要求14)来制造，该半导体装置的制造方法包括:在半导体基板的表面选择性地形成多个绝缘膜环的工序；相对于上述绝缘膜环在上述半导体基板的相反侧以与上述开口相对置的方式形成表面电极的工序；通过从背面对上述半导体基板进行蚀刻来形成经过上述绝缘膜环的上述开口后达到上述表面电极的贯通孔的工序；在上述贯通孔的侧面形成通孔绝缘膜的工序；和通过在形成有上述通孔绝缘膜的上述贯通孔中填充电极材料，从而以与上述表面电极电连接的方式来形成贯通电极的工序。
[0017]根据该方法，在半导体基板的上部，与形成表面电极的位置相对置地预先形成在半导体基板的表面具有开口的绝缘膜环。由此，在该绝缘膜环上形成表面电极后，从背面朝向表面电极对半导体基板进行蚀刻的工序中，即使在理想的蚀刻位置(绝缘膜环的开口位置)与实际的蚀刻位置之间产生了间隙，在蚀刻到达绝缘膜环后，也能够利用绝缘膜环和半导体基板之间的蚀刻比率之差(将绝缘膜环利用为掩模)，将该蚀刻引导到开口。
[0018]因此，能够将通过该蚀刻形成的贯通孔的底部固定在绝缘膜环的开口位置处。即，能够相对于与半导体基板的表面的绝缘膜环的开口相对置地配置在半导体基板的上部的表面电极，使贯通孔自我校准地到达。其结果，通过在贯通孔中填充电极材料，能够使贯通电极可靠地与表面电极接触。
[0019]因此，不同于考虑形成贯通孔时的图案的对位精度而始终将贯通孔的直径设计得大于表面电极的现有技术，根据本发明，无论表面电极的大小如何，都能够正确地形成到达表面电极的贯通孔，所以能够扩展表面电极大小的自由度。
[0020]由此，在本发明的半导体装置中，在进行贯通电极的微细化的情况下，与现有技术相比，能够缩小表面电极。其结果，由于能够高密度地设置贯通电极，所以能够实现小型、大容量以及高功能的半导体装置。
[0021]此外，由于通过表面电极的缩小化，能够扩展相互相邻的表面电极之间的空间，所以能够有效利用该空间。例如，能够将布线等铺设在该空间内。
[0022]在本发明的半导体装置中，优选上述贯通电极包括上述开口内的底部和上述开口外的主体部，上述主体部相对于上述开口向横方向伸出成与划分上述开口的上述绝缘膜环的内缘部重合。(权利要求2)。
[0023]根据该构成，即使对贯通电极(主体部)的背面侧的端部施加力，由于与主体部相重合的绝缘膜环作为缓冲件而发挥作用，所以能够降低传递至表面电极的力。其结果，例如，在安装半导体装置时，能够防止表面电极受到损坏。
[0024]在上述半导体装置的制造方法中，包括以大于上述开口的直径的图案直径来对上述半导体基板进行蚀刻，使得划分上述开口的上述绝缘膜环的内缘部在上述贯通孔内露出的工序，具有该结构的半导体装置例如可通过执行形成上述贯通孔的工序来制造(权利要求 15)。
[0025]此外，在本发明的半导体装置中，由于能够扩展表面电极大小的自由度，所以上述贯通电极的上述主体部也可以具有与上述表面电极的直径相同或者其以上的直径(权利要求3)。换言之，上述表面电极可以具有与上述贯通电极的上述主体部的直径相同或者其以下的直径。
[0026]在上述半导体装置的制造方法中，包括以与上述表面电极的直径相同或者上述表面电极的直径以上的图案直径来对上述半导体基板进行蚀刻的工序，具有该构成的半导体装置例如可通过执行形成上述贯通孔的工序来制造(权利要求16)。[0027]此外，在本发明的半导体装置中，优选上述绝缘膜环的上述内缘部形成为比画出上述绝缘膜环的外形的外缘部薄(权利要求4)。
[0028]此外，在本发明的半导体装置中，优选上述绝缘膜环相对于上述半导体基板的上述表面而埋入至上述背面侧(权利要求5)。
[0029]根据该构成，由于贯通电极的表面侧的端部向背面侧后退与绝缘膜环的厚度相应的量，所以能够减小贯通电极的高宽比(贯通电极的高度/贯通电极的直径)。由此，能够提高在贯通孔中填充电极材料时的阶跃覆盖性(step coverage) 0此外，由于能够消除半导体基板的表面和绝缘膜环的上表面间的高低差，所以能够维持半导体基板的表面的平坦性。
[0030]在上述半导体装置的制造方法中，包括:通过从上述表面对上述半导体基板进行蚀刻来形成浅槽的工序；和通过在上述浅槽中填充绝缘材料，从而形成为将上述绝缘膜环相对于上述半导体基板的上述表面埋入至上述背面侧的工序，具有该构成的半导体装置例如可通过执行形成上述绝缘膜环的工序来制造(权利要求17)。
[0031]根据该方法,例如,在通过STI (Shallow Trench Isolation:浅槽隔离)工序在半导体基板中形成多个元件分离区域的情况下，由于能够采用与该STI工序相同的工序来形成绝缘膜环，所以能够有效地形成绝缘膜环。
[0032]此外，本发明的半导体装置可以包括在相互相邻的多个上述表面电极之间铺设的布线(权利要求6)。
[0033]此外，上述表面电极可以包括隔着层间绝缘膜而层叠的多层电极(权利要求7)。
[0034]此外，本发明的半导体装置可以包括以在与上述贯通电极之间放置上述表面电极放置的方式被配置在上述贯通电极的正上方位置的外部连接用的表面凸块(权利要求8)，也可以包括配置在上述贯通电极的上述背面侧的端部的外部连接用的背面凸块(权利要求9) ο
[0035]此外，上述绝缘膜环可以形成为圆环状(权利要求10)。进一步地，上述贯通电极也可以形成为圆柱状(权利要求11)。
[0036]此外，上述半导体基板的上述表面可以包括形成有多个半导体元件的元件形成面(权利要求12)。
[0037]此外，本发明的电子部件包括:中介层，在背面具有多个外部端子；在上述中介层的表面，以上述表面朝向上方的姿势被层叠的权利要求1?12中任一项所述的半导体装置；第2半导体装置，具有多个背面凸块，并以该背面凸块与上述贯通电极电连接的方式被层叠在上述半导体装置的上述表面；和树脂封装体，对上述半导体装置以及上述第2半导体装置进行密封(权利要求13)。
[0038]根据该构成，由于搭载了本发明的半导体装置，所以通过在该半导体装置中高密度地设置贯通电极，能够实现小型化、大容量化以及高功能化。
【专利附图】
【附图说明】
[0039]图1是本发明的一实施方式的电子部件的示意性截面图。
[0040]图2是示意性表示图1的电子部件的系统结构的框图。
[0041]图3是图1的Si中介层以及运算芯片中的贯通电极的布局图。[0042]图4是用于说明图1的运算芯片的构造的示意性截面图，放大表示了设置有贯通电极的部分。
[0043]图5A是表示图4的运算芯片的制造工序的一部分的图。
[0044]图5B是表示图5A的下一个工序的图。
[0045]图5C是表示图5B的下一个工序的图。
[0046]图是表不图5C的下一个工序的图。
[0047]图5E是表不图的下一个工序的图。
[0048]图5F是表不图5E的下一个工序的图。
[0049]图5G是表不图5F的下一个工序的图。
[0050]图M是表不图5G的下一个工序的图。
[0051]图51是表示图5H的下一个工序的图。
[0052]图5J是表示图51的下一个工序的图。
[0053]图5K是表示图5J的下一个工序的图。
[0054]图5L是表示图5K的下一个工序的图。
[0055]图5M是表示图5L的下一个工序的图。
【具体实施方式】
[0056]以下，参照附图详细说明本发明的实施方式。
[0057]图1是本发明的一实施方式相关的电子部件I的示意性截面图。图2是示意性表示图1的电子部件I的系统结构的框图。
[0058]电子部件I包括:树脂中介层2 ;从树脂中介层2的表面3按顺序层叠的运算芯片
4、Si中介层5以及存储器芯片6 ;和树脂封装体7 ;将电源系统布线8以及信号系统布线9组装到内部。另外，运算芯片4、Si中介层5以及存储器芯片6是在树脂中介层2的表面3层叠的多个半导体装置的一例，并不限于此。
[0059]树脂中介层2由树脂制(例如，环氧树脂)基板构成，在其表面3上层叠运算芯片4等，在其背面10形成多个外部端子11。树脂中介层2的尺寸是14_角，例如，也可以是IOmm角?15mm角。树脂中介层2的厚度是0.7mm,例如，也可以是0.6mm?0.7mm。
[0060]外部端子11是与安装基板(印刷布线板)上的焊盘(电极)电连接用的端子。外部端子11例如使用焊锡等金属材料而形成为球状，例如，相互隔着间隔而配置为矩阵状。各外部端子11经由贯通树脂中介层2的表面3和背面10之间的导电性的通孔(未图示)，与运算芯片4的背面凸块19 (后述)电连接。
[0061]在本实施方式中，运算芯片4、Si中介层5以及存储器芯片6形成为相互相同的大小，按照相互侧面一致的方式而整齐地被层叠。这些芯片的尺寸是IOmm角，例如，也可以是6mm角?IOmm角。比树脂中介层2小，芯片的厚度是0.05mm,例如也可以是0.04mm?
0.06mm。
[0062]在这些多个半导体芯片4?6之中，在位于最上层的作为第2半导体装置的存储器芯片6与树脂中介层2之间的作为半导体装置的运算芯片4中，如图2所示，组装逻辑(Logic).控制电路12。将电子部件I的电源系统布线8以及信号系统布线9与逻辑.控制电路12连接。此外，在运算芯片4中，在其表面13形成构成该逻辑.控制电路12的晶体管(例如CMOS晶体管)、二极管、电阻、电容器等多个半导体元件。即，在运算芯片4中，与存储器芯片6相对的表面13是元件形成面，按照该元件形成面13朝向上方的姿势，将运算芯片4层叠在树脂中介层2上。
[0063]此外，在运算芯片4以及作为半导体装置的Si中介层5中，形成分别贯通表面13、15和背面14、16之间的多个贯通电极17、18，在各贯通电极17、18的背面14、16侧的端部各设置I个背面凸块19、20。背面凸块19、20例如使用焊锡等金属材料而形成为球状。此夕卜，运算芯片4的背面凸块19与表面13上的半导体元件电连接。
[0064]另一方面，在最上层的存储器芯片6中组入存储单元阵列21 (该实施方式中是SRAM:Static Random Access Memory的单元阵列)以及控制电路22,将电子部件I的电源系统布线8以及信号系统布线9与这些电路21、22连接。具体来说，控制电路22通过电源系统布线8与存储单元阵列21连接，存储单元阵列21通过信号系统布线9与运算芯片4的逻辑.控制电路12连接。此外，在存储器芯片6中，在其背面23形成有构成该存储单元阵列21以及控制电路22的晶体管、二极管、电阻、电容器等多个半导体元件。即，在存储器芯片6中，与运算芯片4相对的背面23是元件形成面，按照该元件形成面23朝向下方的姿势将存储器芯片6层叠在树脂中介层2上。此外，在存储器芯片6中，在其背面23上设置有多个背面凸块24。背面凸块24例如使用焊锡等金属材料而形成为球状。该背面凸块24与背面23上的半导体元件电连接。
[0065]并且，存储器芯片6的背面凸块24通过Si中介层5的贯通电极18以及背面凸块20而被中继，与间距不同的运算芯片4的贯通电极17以及背面凸块19电连接。由此，层叠配置的多个半导体芯片相互电连接，并与树脂中介层2的外部端子11电连接。
[0066]另外，在本实施方式中，由于运算芯片4和存储器芯片6的端子间距互不相同，所以在它们之间配置起到电中继作用的Si中介层，但是在该端子间距完全相同的情况下，也可以省略Si中介层5。
[0067]树脂封装体7 (例如，环氧树脂)仅对树脂中介层2的表面3侧进行密封，以使树脂中介层2的背面10露出，并覆盖这些芯片的整体，以使运算芯片4、Si中介层5以及存储器芯片6不露出。此外，树脂封装体7形成为其侧面与树脂中介层2的侧面一致且齐平。
[0068]图3是图1的Si中介层5以及运算芯片4中的贯通电极17、18的布局图。
[0069]如图1所示，在本实施方式中，在层叠配置的多个半导体芯片4?6之中，在运算芯片4以及Si中介层5中分别设置贯通电极17、18。
[0070]在运算芯片4中，例如，排列为多列(在本实施方式中为2列)的贯通电极17沿着包围运算芯片4的中央部25的周缘部26而被设置成环状。另外，运算芯片4的贯通电极17例如被分别不规则地随机配置，也可以作为整体设置成沿着运算芯片4的周缘部26的环状。
[0071]由此，运算芯片4能够利用贯通电极17，向存储器芯片6发送电力以及电信号。即，运算芯片4的贯通电极17形成电子部件I的电源系统布线8以及信号系统布线9，通过该布线8、9来发送电力以及信号。
[0072]另一方面，在Si中介层5中，例如，单列的贯通电极18沿着包围Si中介层5的中央部27的周缘部28而被设置为环状(以下，有时将这些贯通电极18称为周缘部28的贯通电极18)，并且在被该周缘部28包围的中央部27，将多个贯通电极18作为I个组，将多个组配置为矩阵状(以下，有时将这些贯通电极18称为中央部27的贯通电极18)。
[0073]在本实施方式中，周缘部28的各贯通电极18被配置在运算芯片4的各贯通电极17的正上方，使得分别与运算芯片4的各贯通电极17配置在同一直线上。
[0074]在中央部27的贯通电极18的各组中，将配置为矩阵状的多个贯通电极18作为I个块，设置多个块。具体来说，在本实施方式中，将8个组配置为2行4列(2X4)的矩阵状，在各组中，将4行64列(4X64)的贯通电极18作为I个块来设置2块，即每I个组共计有512个的贯通电极18。由于该组有8组，所以在Si中介层5整体中，设置4096个(512个X8组)贯通电极18。
[0075]由此，Si中介层5例如能够利用中央部27的贯通电极18，在运算芯片4 (例如，逻辑.控制电路12)和存储器芯片6 (例如，存储单元阵列21)之间对中央部27的贯通电极18的数目的比特数(在本实施方式中为4096比特)的电信号进行中继。S卩，Si中介层5的中央部27的贯通电极18形成电子部件I的信号系统布线9，通过该布线9在双向收发电信号。另外，贯通电极18的配置和数目不过是本发明的一例，能够根据各个电子部件I的设计来适当变更。例如，I块256个贯通电极18也可以被配置为8行32列(8X32)的矩阵状。
[0076]此外，Si中介层5例如能够利用周缘部28的贯通电极18，对从运算芯片4向存储器芯片6(例如，控制电路22)发送的电力以及电信号进行中继。即，Si中介层5的周缘部28的贯通电极18形成电子部件I的电源系统布线8以及信号系统布线9，通过该布线8、9来发送电力以及电信号。
[0077]图4是用于说明图1的运算芯片4的构造的示意性截面图，放大表示了设置有贯通电极17的部分。
[0078]运算芯片4包括:构成运算芯片4的主体的作为半导体基板的Si基板29 ;栅极绝缘膜30 ;层间绝缘膜31 ;绝缘膜环32 ;作为表面电极的表面焊盘(pad) 33 ;焊盘间布线34 ；贯通电极17 ;通孔绝缘膜35 ;表面凸块36 ;和背面凸块19。
[0079]Si基板29例如是厚度为30 μ m?50 μ m的基板，在其表面13 (元件形成面)，将栅极绝缘膜30以及多个(在本实施方式中为2层)层间绝缘膜31按照这样的顺序进行层叠。栅极绝缘膜30是与形成在该表面13上的晶体管(未图示)所具备的栅极绝缘膜30一体的膜，在与该晶体管之间共有。
[0080]此外，在Si基板29的表面13，相对于该表面13将多个绝缘膜环32选择性地埋入到背面14侧，该表面13的一部分由与表面13对齐成面一致的绝缘膜环32的上表面形成。由此，由于在Si基板29的表面13和绝缘膜环32的上表面之间不存在高低差，所以能够维持Si基板29的表面13的平坦性。在本实施方式中，绝缘膜环32由氧化硅(SiO2)构成，且形成为外径R1为12 μ m左右、内径(绝缘膜环32的开口 42的直径)R2为8 μ m左右的圆环状。
[0081]表面焊盘33由铝(Al)构成，具有分别层叠在栅极绝缘膜30、和栅极绝缘膜30与最上层的层间绝缘膜(第2层间绝缘膜38)之间的层间绝缘膜(第I层间绝缘膜37)上的多层焊盘构造。
[0082]在本实施方式中，表面焊盘33具有2层焊盘构造，包括在栅极绝缘膜30上形成的下侧焊盘39、和在第I层间绝缘膜37上形成的上侧焊盘40，经由贯通第I层间绝缘膜37的多个导电性的通孔41而电连接在上下互相重合的下侧焊盘39和上侧焊盘40之间。表面焊盘33的层构造不限于2层构造，例如，也可以是3层构造、4层构造、5层构造、这以上的层构造。此外，表面焊盘33的材料也可以是铜(Cu)等其他的金属材料。
[0083]表面焊盘33在各绝缘膜30、37上与该开口 42相对置地形成，以使堵塞绝缘膜环32的开口 42。各表面焊盘33形成为具有比绝缘膜环32的外径R1小且比绝缘膜环32的内径R2大的宽度W1 (例如，W1 = IOym左右)的四角状，在从背面14侧观察Si基板29的仰视情况下，各表面焊盘33收敛于比绝缘膜环32的外周更靠内侧的位置。
[0084]此外，在第I层间绝缘膜37上，在相互相邻的上侧焊盘40之间，选择性地铺设多个焊盘间布线34。焊盘间布线34也可以铺设在栅极绝缘膜30上的下侧焊盘39之间。
[0085]贯通电极17由铜(Cu)构成，形成为从Si基板29的背面14与该背面14垂直地通过绝缘膜环32的开口 42后到达表面焊盘33 (下侧焊盘39)的圆柱状。由此，贯通电极17以及表面焊盘33在Si基板29的厚度方向上排列在同一直线上。另外，贯通电极17以及表面焊盘33也可以不必排列在同一直线上，例如，表面焊盘33也可以通过从贯通电极17的Si基板29的表面13侧端部牵出再布线等，从而配置在俯视时远离了贯通电极17的位置。
[0086]贯通电极17包括绝缘膜环32的开口 42内的底部43、和该开口 42外的主体部44，主体部44相对于开口 42向横方向(沿着Si基板29的表面13的方向)均等地伸出成与划分开口 42的绝缘膜环32的内缘部45的整个外周相重合。由此，贯通电极17的主体部44具有与表面焊盘33的宽度W1相同或者其以上的直径R3。在本实施方式中，例如，为R3=IOym 左右。
[0087]此外，在绝缘膜环32中，与贯通电极17的主体部44相重合的内缘部45形成得比画出绝缘膜环32的外形的外缘部46薄。例如，绝缘膜环32的内缘部45的厚度T1为0.2 μ m左右，外缘部46的厚度T2S0.4μπι左右。
[0088]通孔绝缘膜35由氧化硅(SiO2)构成，设置在贯通电极17和Si基板29之间以及Si基板29的背面14整个区域中。
[0089]在本实施方式中，通孔绝缘膜35包括:覆盖贯通电极17的底部43的侧面(圆周面)的底部47 ;覆盖贯通电极17的主体部44的侧面(圆周面)的主体部48 ；以及覆盖Si基板29的背面14的背面部49。通孔绝缘膜35的主体部48以及通孔绝缘膜35的背面部49形成为相互成为一体。另一方面，在通孔绝缘膜35的主体部48和通孔绝缘膜35的底部47之间，沿着绝缘膜环32的内缘部45设置规定间隔，由绝缘膜环32的内缘部45相互分割这些部分。
[0090]此外，通孔绝缘膜35形成为主体部48以及底部47比背面部49薄。例如，主体部48以及底部47的厚度为0.5 μ m左右，背面部49的厚度为Iym左右。
[0091]在第2层间绝缘膜38上，在贯通电极17的正上方位置各配置I个表面凸块36，以使在与贯通电极17之间放置表面焊盘33。各表面凸块36与在上下相互重合的上侧焊盘40经由贯通第2层间绝缘膜38的导电性的通孔50而被电连接。此外，在运算芯片4上层叠了 Si中介层5的状态下，各表面凸块36例如与Si中介层5的背面凸块20 (参照图1)连接。
[0092]如前所述，在各贯通电极17的背面14侧的端部各设置I个背面凸块19。[0093]在本实施方式中，在形成有贯通电极18的半导体基板(Si基板)、即Si中介层5中也采用具有以上所说明的绝缘膜环32的运算芯片4的构成。此外，因形成绝缘膜环32而具有形成得比主体部44细的底部43的贯通电极17无需在电子部件I的电源系统布线8以及信号系统布线9中的任一个中都使用，优选在形成不特别需要布线的低电阻化的信号系统布线9的贯通电极17中使用这样的贯通电极17。
[0094]图5A?图5M是按工序顺序来表示图4的运算芯片4的制造工序的一部分的图。
[0095]在制造运算芯片4的过程中，首先，如图5A所示，从表面13对具有700 μ m以上的厚度的Si基板29进行蚀刻,选择性地形成圆环状的浅槽(shallow trench) 51,通过CVD法在该浅槽51中填充SiO2 (绝缘材料)。由此，形成埋入至Si基板29的绝缘膜环32(外径Ri=12 μ m,内径R2 = 8 μ m)。形成该绝缘膜环32的工序例如能够采用与通过STI (ShallowTrench Isolation:浅槽隔离)工序而在Si基板29形成多个元件分离区域的工序相同的工序来进行，所以能够有效率地形成绝缘膜环32。
[0096]之后，虽然省略了图示，但是采用公知的方法，通过对Si基板29的表面13进行离子注入(例如，η型离子，P型离子)，从而形成构成半导体元件的杂质区域。
[0097]接着，如图5Β所示，通过热氧化法来形成栅极绝缘膜30。之后，通过溅射法、光刻法，CVD等公知的半导体装置的制造技术，在栅极绝缘膜30上依次形成下侧焊盘39、第I层间绝缘膜37、通孔41、上侧焊盘40和焊盘间布线34、第2层间绝缘膜38、通孔50以及表面凸块36。
[0098]接着，如图5C所示，在Si基板29的表面13侧经由粘接剂52来粘贴玻璃基板53 (支承体)。
[0099]接着，如图所示，例如，使用研磨机等，从背面14侧对Si基板29进行研磨(背面研磨:back grind),使Si基板29变薄。在本实施方式中，将700 μ m以上的Si基板29研磨至成为30 μ m?50 μ m。
[0100]接着，如图5E所示，以绝缘膜环32的开口 42为基准进行对位，在Si基板29的背面14，在应当形成贯通电极17的区域中形成具有与主体部44相同的直径R3(R3S表面焊盘33的宽度W1，绝缘膜环32的内径R2)的开口 55的光致抗蚀剂54 (例如，聚酰亚胺等有机抗蚀剂)。
[0101]接着，如图5F所示，隔着光致抗蚀剂54向Si基板29提供蚀刻气体(例如，8F6/02等)，从背面14侧对Si基板29进行干蚀刻。在到达绝缘膜环32后，利用绝缘膜环32 (SiO2)和Si基板29之间的蚀刻比率之差(将绝缘膜环32利用为掩模)，该蚀刻被引导至绝缘膜环32的开口 42。并且，直至通过绝缘膜环32的开口 42从而栅极绝缘膜30露出为止，都不变更蚀刻气体的种类，而是以相同种类的气体连续地进行蚀刻。由此，在Si基板29中形成贯通孔56，在各贯通孔56内，绝缘膜环32的内缘部45露出。
[0102]接着，如图5G所示，在残留有形成贯通孔56时的光致抗蚀剂54的状态下，通过对形成贯通孔56的底面的栅极绝缘膜30进行蚀刻，从而使表面焊盘33 (下侧焊盘39)在贯通孔56内露出。此时，在由与栅极绝缘膜30相同的材料(SiO2)构成的绝缘膜环32之中，比贯通孔56的侧面更靠内侧的内缘部45也暴露在蚀刻气体中，所以与栅极绝缘膜30同时被蚀刻。由此，在绝缘膜环32的内缘部45和外缘部46之间产生高低差(厚度之差)。
[0103]接着，如图5H所示，在去除光致抗蚀剂54后，通过CVD法，在贯通孔56的内表面以及Si基板29的背面14形成通孔绝缘膜35，以覆盖在贯通孔56内露出的表面焊盘33。
[0104]接着,如图51所示,通过内蚀刻法(etch back),选择性地去除通孔绝缘膜35中与贯通孔56的开口端相邻的部分，具体来说，选择性地去除表面焊盘33上的部分(底面部分)以及绝缘膜环32的内缘部45上的部分。由此，表面焊盘33 (下侧焊盘39)再次露出于贯通孔56内。
[0105]接着，如图5J所示，在对通孔绝缘膜35的表面溅射了种子膜(例如，Ti/Cu的层叠膜)后，通过电解镀覆，使Cu从该种子膜生长。由此，在贯通孔56中的通孔绝缘膜35的内侧填充Cu(电极材料)，形成与表面焊盘33电连接的贯通电极17。
[0106]接着，如图5K所示，直至研磨面与通孔绝缘膜35的背面部49面一致为止,通过CMP (Chemical Mechanical Polishing)法对贯通电极17的多余的部分(贯通孔56外的部分)进行研磨来去除。
[0107]之后，如图5L所示，在各贯通电极17各形成I个背面凸块19，如图5M所示，从玻璃基板53卸下Si基板29，得到图4的运算芯片4。
[0108]以上，根据本实施方式的方法，如图5A所示，预先形成具有与表面焊盘33的位置相对置的开口 42的绝缘膜环32。由此，在该绝缘膜环32上形成表面焊盘33后，在从背面14朝向表面焊盘33对Si基板29进行蚀刻的图5F的工序中，即使在理想的蚀刻位置(绝缘膜环32的开口 42的位置)和实际的蚀刻位置之间产生了间隙，在干蚀刻到达绝缘膜环32后，也能够利用绝缘膜环32(Si02)和Si基板29之间的蚀刻比率之差(将绝缘膜环32利用为掩模)，将该蚀刻引导到开口 42。
[0109]由此，将通过该蚀刻形成的贯通孔56的底部固定在绝缘膜环32的开口 42的位置处，并且能够使贯通孔56的底部比表面焊盘33的宽度W1细。S卩，相对于配置成与绝缘膜环32的开口 42相对置的表面焊盘33，能够使贯通孔56自我校准地到达。其结果，通过在贯通孔56中使Cu镀覆生长，能够使贯通电极17与表面焊盘33可靠地接触。
[0110]因此，不同于考虑形成贯通孔56时的图案的对位精度并始终将表面焊盘33设计得大于贯通孔56的直径R3的现有技术，根据本实施方式，无论表面焊盘33的大小(宽度W1)如何，都能够正确地形成到达表面焊盘33的贯通孔56。由此，能够扩展表面焊盘33的大小的自由度。
[0111]由此，在运算芯片4中，在进行贯通电极17的微细化的情况下，与现有技术相比，能够缩小表面焊盘33。其结果，能够高密度地设置贯通电极17，所以能够实现小型、大容量以及高功能的半导体芯片。
[0112]此外，通过表面焊盘33的缩小，能够扩展相互相邻的表面焊盘33之间的空间，能够有效利用该空间来铺设焊盘间布线34。
[0113]另外，在本实施方式的方法中，虽然需要相对于表面焊盘33使固定贯通电极17的底部43的绝缘膜环32精密地对位，但是由于绝缘膜环32和表面焊盘33仅仅相隔了栅极绝缘膜30的厚度左右，所以即使是公知的方法也能够进行精密的对位。
[0114]此外，根据运算芯片4，即使经由背面凸块19对贯通电极17 (主体部44)的背面14侧的端部施加力，由于与主体部44相重合的绝缘膜环32 (内缘部45)作为缓冲件而发挥作用，所以能够降低传递至表面焊盘33的力。其结果，例如，在树脂中介层2中安装运算芯片4时，能够防止表而焊盘33受到损坏。[0115]此外，根据运算芯片4，由于贯通电极17(主体部44)的表面13侧的端部向背面14侧后退了与绝缘膜环32的内缘部45的厚度T1相应的量，所以能够减小贯通电极17的高宽比(贯通电极17的高度/贯通电极17的直径R3)。由此，能够提高向贯通孔56填充电极材料时的阶跃覆盖性(step coverage)。
[0116]此外，根据运算芯片4，还能够防止贯通电极17和Si基板29之间的漏电流。
[0117]S卩，在图51的工序中，虽然为了使表面焊盘33露出而通过内蚀刻去除了通孔绝缘膜35的底面部分，但是贯通孔56的内表面的通孔绝缘膜35 (主体部48以及底部47)不是那么厚。因此，在内蚀刻时，有可能会一并去除形成在贯通孔56的底部的侧面的通孔绝缘膜35。
[0118]因此，在本实施方式中，即使去除了贯通孔56的底部侧面的通孔绝缘膜35，在其周围也存在绝缘膜环32，所以能够保持贯通电极17和Si基板29之间的绝缘状态。其结果，能够防止贯通电极17和Si基板29之间的漏电流。
[0119]并且，根据图1的电子部件1，由于搭载了上述的运算芯片4以及Si中介层5，所以通过在运算芯片4以及Si中介层5中高密度地设置贯通电极17，从而能够实现小型化、大容量化以及高功能化。
[0120]以上，说明了本发明的实施方式，但是本发明也能够采用其他的方式来实施。
[0121]例如，贯通电极17也可以是椭圆柱状、四角柱状、六角柱状、八角柱状，绝缘膜环32也可以是椭圆环状、四角环状、六角环状、八角环状。
[0122]此外，在图5J的工序中，能够通过使用CVD法在贯通孔56中填充多晶硅来形成贯通电极17。但是，此时由于Si基板29以及玻璃基板53暴露在高温下，所以需要实施不使粘接剂52熔化的对策。即，在粘接剂52的耐热温度为较低温(200°C左右)的情况下，如前述的实施方式那样，优选采用电解镀覆法。
[0123]此外，在图5A的工序中，形成绝缘膜环32的工序虽然是采用与在Si基板29形成元件分离区域的STI序相同的工序进行的，但是也可以独立进行。此外，形成绝缘膜环32的工序也可以包括:通过热氧化而在Si基板29的表面13形成绝缘膜的工序；和通过对该绝缘膜形成图案，从而以相对于Si基板29的表面13突出的方式形成绝缘膜环32的工序。
[0124]此外，能够在权利要求书记载的事项的范围内实施各种设计变更。
[0125]符号说明
[0126]I 电子部件
[0127]2 树脂中介层
[0128]3 (树脂中介层的)表面
[0129]4 运算芯片
[0130]5 Si中介层
[0131]6 存储器芯片
[0132]7 树脂封装体
[0133]8 电源系统布线
[0134]9 信号系统布线
[0135]10 (树脂中介层的)背面
[0136]11 外部端子[0137]12逻辑?控制电路
[0138]13(运算芯片的)表面
[0139]14(运算芯片的)背面
[0140]15(Si中介层的)表面
[0141]16(Si中介层的)背面
[0142]17(运算芯片的)贯通电极
[0143]18(Si中介层的)贯通电极
[0144]19(运算芯片的)背面凸块
[0145]20(Si中介层的)背面凸块
[0146]21存储单元阵列
[0147]22控制电路
[0148]23( 存储器芯片的)背面
[0149]24(存储器芯片的)背面凸块
[0150]25(运算芯片的)中央部
[0151]26(运算芯片的)周缘部
[0152]27(Si中介层的)中央部
[0153]28(Si中介层的)周缘部
[0154]29Si 基板
[0155]30栅极绝缘膜
[0156]31层间绝缘膜
[0157]32绝缘膜环
[0158]33表面焊盘
[0159]34焊盘间布线
[0160]35通孔绝缘膜
[0161]36表面凸块
[0162]37第I层间绝缘膜
[0163]38第2层间绝缘膜
[0164]39下侧焊盘
[0165]40上侧焊盘
[0166]41通孔
[0167]42(绝缘膜环的)开口
[0168]43(贯通电极的)底部
[0169]44(贯通电极的)主体部
[0170]45(绝缘膜环的)内缘部
[0171]46(绝缘膜环的)外缘部
[0172]47(通孔绝缘膜的)底部
[0173]48(通孔绝缘膜的)主体部
[0174]49(通孔绝缘膜的)背面部
[0175]50通孔[0176]51浅槽
[0177]52粘接剂
[0178]53玻璃基板
[0179]54光致抗蚀剂
[0180]55 (光致抗蚀剂的)开口
[0181]56贯通孔
【权利要求】
1.一种半导体装置，包括: 半导体基板； 在上述半导体基板的表面选择性地形成的多个绝缘膜环； 贯通电极，通过上述绝缘膜环的开口，贯通上述半导体基板的上述表面和背面之间； 通孔绝缘膜，设置在上述贯通电极和上述半导体基板之间；和 表面电极，相对于上述半导体基板的上述表面的上述绝缘膜环朝向上述表面侧远离且与上述开口相对置地形成，并与上述贯通电极电连接。
2.根据权利要求1或2所述的半导体装置，其特征在于， 上述贯通电极包括上述开口内的底部和上述开口外的主体部， 上述主体部相对于上述开口向横方向伸出成与划分上述开口的上述绝缘膜环的内缘部重合。
3.根据权利要求2所述的半导体装置，其特征在于， 上述贯通电极的上述主体部具有与上述表面电极的直径相同或者上述表面电极的直径以上的直径。
4.根据权利要求2或3所述的半导体装置，其特征在于， 上述绝缘膜环的上述内缘部形成得比画出上述绝缘膜环的外形的外缘部薄。
5.根据权利要求1~4中任一项所述的半导体装置，其特征在于， 上述绝缘膜环相对于上述半导体基板的上述表面而被埋入到上述背面侧。
6.根据权利要求1~5中任一项所述的半导体装置，其特征在于， 上述半导体装置包括铺设在相互相邻的多个上述表面电极之间的布线。
7.根据权利要求1~6中任一项所述的半导体装置，其特征在于， 上述表面电极包括隔着层间绝缘膜而层叠的多层电极。
8.根据权利要求1~7中任一项所述的半导体装置，其特征在于， 上述半导体装置包括以在与上述贯通电极之间放置上述表面电极放置的方式被配置在上述贯通电极的正上方位置的外部连接用的表面凸块。
9.根据权利要求1~8中任一项所述的半导体装置，其特征在于， 上述半导体装置包括配置在上述贯通电极的上述背面侧的端部的外部连接用的背面凸块。
10.根据权利要求1~9中任一项所述的半导体装置，其特征在于， 上述绝缘膜环形成为圆环状。
11.根据权利要求1~10中任一项所述的半导体装置，其特征在于， 上述贯通电极形成为圆柱状。
12.根据权利要求1~11中任一项所述的半导体装置，其特征在于， 上述半导体基板的上述表面包括形成有多个半导体元件的元件形成面。
13.一种电子部件，包括: 中介层，在背面具有多个外部端子； 在上述中介层的表面以上述表面朝向上方的姿势而被层叠的权利要求1~12中任一项所述的半导体装置； 第2半导体装置，具有多个背面凸块，并以该背面凸块与上述贯通电极电连接的方式被层叠在上述半导体装置的上述表面；和 树脂封装体，对上述半导体装置以及上述第2半导体装置进行密封。
14.一种半导体装置的制造方法，包括: 在半导体基板的表面选择性地形成多个绝缘膜环的工序； 相对于上述绝缘膜环在上述半导体基板的相反侧以与上述开口相对置的方式形成表面电极的工序； 通过从背面对上述半导体基板进行蚀刻来形成经过上述绝缘膜环的上述开口后达到上述表面电极的贯通孔的工序； 在上述贯通孔的侧面形成通孔绝缘膜的工序；和 通过在形成有上述通孔绝缘膜的上述贯通孔中填充电极材料，从而以与上述表面电极电连接的方式来形成贯通电极的工序。
15.根据权利要求14所述的 半导体装置的制造方法，其特征在于， 形成上述贯通孔的工序包括:以大于上述开口的直径的图案直径来对上述半导体基板进行蚀刻，使得划分上述开口的上述绝缘膜环的内缘部在上述贯通孔内露出的工序。
16.根据权利要求14或15所述的半导体装置的制造方法，其特征在于， 形成上述贯通孔的工序包括:以与上述表面电极的直径相同或者上述表面电极的直径以上的图案直径来对上述半导体基板进行蚀刻的工序。
17.根据权利要求14~16中任一项所述的半导体装置的制造方法，其特征在于， 形成上述绝缘膜环的工序包括: 通过从上述表面对上述半导体基板进行蚀刻来形成浅槽的工序；和 通过在上述浅槽中填充绝缘材料，从而形成为将上述绝缘膜环相对于上述半导体基板的上述表面埋入至上述背面侧的工序。
【文档编号】H01L23/522GK103946962SQ201280056172
【公开日】2014年7月23日 申请日期:2012年11月14日 优先权日:2011年11月15日
【发明者】三桥敏郎 申请人:罗姆股份有限公司