包括具有改进的钝化层的iii-n层堆叠的器件及相关联的制造方法

包括具有改进的钝化层的iii-n层堆叠的器件及相关联的制造方法
【专利摘要】公开了一种包括特征在于二维电子气的III-N层堆叠的器件，所述器件包括：III-N层；所述III-N层顶部的Al-III-N层；所述Al-III-N层顶部的钝化层，所述钝化层包括氮化硅(SiN)；其中所述钝化层包括Al-III-N界面处的全晶体子层并且所述全晶体子层的至少一部分包括Al和/或B；以及用于制造所述器件的相关联的方法。
【专利说明】包括具有改进的钝化层的Μ I-N层堆叠的器件及相关联的 制造方法 发明领域
[0001] 本发明涉及半导体处理的领域，更具体地，涉及包括III-N层堆叠的器件以及用 于制造这样的器件的方法。

【背景技术】
[0002] 使用氮化硅（SiN)作为III-N HEMT器件的钝化层是已知的。因为散射效应和器 件的动态性能的可能变化，钝化是重要的。已经表明，钝化层应当足够厚（例如，具有大于 200nm的厚度）。这示出在图2中。SiN被就地沉积。
[0003] 在其保持在晶体管类型的器件的阻挡层和栅极之间的情况下，SiN层也可被用作 栅极介电层，如图1所示。这样的栅极介电层通常降低栅极的泄漏电流并对该器件的改进 的可靠性作出贡献。
[0004] 然而，在被用作栅极介电层时，SiN层不应过厚：将实际栅极与二维电子气（2DEG) 分开降低了这两者之间耦合的电容，这造成该器件的较低跨导（gm)以及负的且对于实际 应用而言过高的阈值电压（Vth)。理想地，SiN栅极介电层在3nm和10nm厚之间。


【发明内容】

[0005] 本发明的目标是提供具有改进的钝化层的、包括特征在于二维电子气的III-N层 堆叠的器件。
[0006] 这一目标用根据本发明的各独立权利要求的方法和装置来满足。各从属权利要求 涉及优选实施例。
[0007] 就地SiN的经改进的钝化属性归因于较高密度的SiN和与（In) AlGaN经改进的对 接：
[0008] ERDA已经揭示就地SiN因为低氢含量而具有高密度。从存储器技术中已知，SiN 在捕获电荷时非常高效且氢在这之中发挥作用。
[0009] TEM已经揭示SiN的前几个单层外延地生长在（In) AlGaN阻挡层上。然而，随后生 长的SiN很快恢复到无定形层。通过用外延地匹配的层来端接（In) AlGaN阻挡层的表面， 存在较少的悬空键或不良端接的键（bond)。这些悬空键创建能带中的陷阱状态，使得这样 的悬空键的消除产生更好的钝化属性。此外，与无定形SiN相比，晶体SiN在该块中也具有 较少的悬空键--无论它是否由原子氢端接。未被端接的悬空键和通过氢来端接的这样的 悬空键两者创建了能带中的陷阱状态。
[0010] 因此，据信，在被用作钝化层或栅极介电层时，完全外延地生长的SiN层的存在 (即，全晶体的SiN层）有益于器件性能。
[0011] (In)AlGaN阻挡层的顶部的栅极介电层的钝化属性对于器件性能而言也非常重 要。栅极介电层与阻挡层之间的界面处的界面密度状态具有对电子器件参数的直接影响， 如高频跨导或亚阈值斜率。因为栅极介电层的厚度由外延生长过程而非由诸如蚀刻工艺等 处理步骤的均匀性来限定，所以它被非常好地控制并且所得的器件具有拥有非常低的跨距 (spread)的重要参数，如Vth和栅极泄露电流。
[0012] 根据本发明的第一方面，提供了一种包括特征在于二维电子气的III-N层堆叠的 器件，所述器件包括：
[0013] III-N 层；
[0014] 所述III-N层顶部的A1-III-N层；
[0015] 所述ΑΙ-III-N层顶部的钝化层，所述钝化层包括氮化娃（SiN);
[0016] 其中所述钝化层包括A1-III-N界面处的全晶体子层并且所述全晶体子层的至少 一部分包括A1或B。
[0017] 二维电子气（2DEG)是在两个维度上自由移动但在第三维度上紧密地受约束的电 子气。这一紧密约束造成在该方向上的运动的量化能级。电子看起来是嵌入在3D世界中 的2D薄片。
[0018] III-N层堆叠可包括III-N层（例如，GaN层）和III-N层顶部上的A1-III-N(例 如，AlGaN、InAlGaN)层。2DEG通常可存在于或生成在这两层之间的界面处。
[0019] 优选地，SiN是就地生长的SiN。一个优点是就地生长的SiN的晶体性通过用诸 如A1或B等对它掺杂或添加诸如A1或B等物质来维持。Takizawa(电子材料期刊，卷37, 2008年第5期，第628页，2008年）显示就地SiN具有与β相SiN相似的晶体结构。β相 SiN的理论面内晶格常数比GaN的大19%，并且就地SiN由此当生长在GaN顶部上时变形 成为所谓的缺陷纤锌矿结构以接纳这一应力。公知的是，大晶格失配是将外延生长模式从 二维逐层生长模式恢复成三维Volker-Weber生长模式（这随后进而更易于转变成无定形 生长模式）的触发。根据本发明的各方面，比Si更小的原子因而被包括，诸如A1或B，以缩 小β相SiN的晶格常数并使其与GaN晶格常数更好地匹配。此外，B和A1具有非常高的 键强度。
[0020] 全晶体子层中A1或B的浓度可以例如在从约lel5/cm3的杂质掺杂水平到10%到 20%的实际合金浓度（约le23/cm3)的范围内。该浓度可以例如在从lel5/cm3直到le20/ cm 3、或直到lel9/cm3、或直到lel8/cm3、或直到lel7/cm 3、或直到lel6/cm3的范围中。该浓 度可以例如在从le21/cm3到le23/cm 3的范围中或在从le22/cm3到le23/cm3的范围中。
[0021] 在SiN晶格中包括A1的附加优点是对基于氟的等离子体中的干法蚀刻的经改进 的抗蚀性，因为A1和F之间的相互作用造成了高度不挥发的A1F。这一抗性依赖于A1含 量，即对于较高浓度抗性较高且对于较低浓度抗性较低。优选地，AlGaN合金被用作蚀刻停 止（A1浓度量级是le23/cm 3)，因为这样的合金担当完美蚀刻停止（没有发生蚀刻，除了通 过动能粒子进行移除）。较低浓度将仍然减缓蚀刻，并且可仍然是有利的。
[0022] 在一优选方法中，在晶体管器件的栅极沉积之前，通过选择性蚀刻，无 A1或较少 A1掺杂的SiN将被移除，使得栅极直接接触A1掺杂的SiN，但它在一方面的晶体管器件的 栅极与另一方面的源极或漏极之间的区域中保持，以维持良好的钝化属性。也相信，B掺杂 或包括B的SiN是作为具有对基于氟的等离子体中的干法蚀刻的高抗蚀性的层的良好候 选。A1掺杂或包括A1的SiN的带隙以及B掺杂或包括B的SiN的带隙大大高于SiN的带 隙，进一步使得这些材料成为比SiN更佳的栅极介电层选择。
[0023] 根据各优选实施例，全晶体子层包括至少几个晶体单层。
[0024] 根据各优选实施例，全晶体子层具有0. lnm和20nm之间的厚度，优选地在3nm和 10nm之间。
[0025] 根据各优选实施例，全晶体子层包括遍布整个层的A1和/或B。A1或B可例如以 均匀的方式分布在整个层中。换言之，A1或B遍布该层的密度可基本上恒定。
[0026] 根据各优选实施例，全晶体子层的至少一部分或晶体子层的全部是A1和/或B掺 杂的。
[0027] 根据各优选实施例，钝化层还包括全晶体子层顶部上的第二SiN子层。
[0028] 根据各优选实施例，第二SiN子层不包括A1-，不包括B-，或不包括A1和B中的任 一个。
[0029] 根据各优选实施例，全晶体子层包括A1且第二SiN子层包括比全晶体子层更少的 A1。例如，全晶体子层可以是A1掺杂的且第二SiN子层可以是比全晶体子层更少A1掺杂 的。
[0030] 根据各优选实施例，全晶体子层包括B且第二SiN子层包括比全晶体子层更少的 B。例如，全晶体子层可以是B掺杂的且第二SiN子层可以是比全晶体子层更少B掺杂的。 [0031 ] 注意，全晶体子层可包括A1，而第二SiN子层可包括B，或反之。
[0032] 根据各优选实施例，该器件还包括全晶体子层与第二SiN子层之间的A1N或BN层 (中间层）。这可以是有利的，因为它可改进触点蚀刻的选择性。优选地，A1N或BN中间层 具有50nm和500nm之间的厚度。它可以例如是约200nm厚。
[0033] 注意，A1N或BN中间层中的任一个可以与构成全晶体子层的A1-和/或B-相组 合。
[0034] 根据本发明的各方面，因而可提供双重功能钝化堆叠，例如包括A1掺杂或B掺杂 的SiN，并且提供在无 A1或无 B或者较少A1掺杂或较少B掺杂的SiN的顶部上，其中A1掺 杂的SiN或B掺杂的SiN的厚度适于用作栅极介电层并且钝化层的总厚度足够大以担当良 好的钝化无 A1和/或无 B SiN的至少一部分可外部沉积，优选地通过LPCVD，但也可通过 PECVD〇
[0035] 根据本发明的各实施例，III-N层堆叠外延地生长在基板上。根据各优选实施例， 基板是Si〈lll>。或者，基板可以是例如Ge〈lll>。根据其他实施例，基板可以是具有晶体 Ge覆盖的Si基板，晶体Ge覆盖外延地生长在该Si基板顶部上。Si与Ge之间可存在分级 SiGe过渡层。根据其他较佳实施例，基板是绝缘体上Si (SOI)基板。在其他实施例中，基板 可以是SiC基板或者蓝宝石基板或者独立GaN或独立A1N基板。
[0036] 外延层结构可包括基板与III-N层堆叠之间的一个或多个（In)AlGaN缓冲层，并 且包括InAlGaN沟道层和InAlGaN阻挡层。这些沟道和阻挡层随后被用钝化层堆叠就地覆 盖，钝化层堆叠的一个或多个起始层是晶体。
[0037] 在一示例中，（In)AlGaN缓冲层单独地通常是500nm厚（厚度优选地在50nm到 2μπι的范围内），其中A1含量通常在0% -100%之间变化，优选地在1% -99%之间，更优 选地在20%和90%之间，诸如例如50%。这些缓冲层也可任选地包括另一 III族元素，如 铟。总（In)AlGaN缓冲通常是100nm到10 μ m厚，诸如从500nm到5 μ m厚。
[0038] 根据各优选实施例，InAlGaN沟道层的厚度在5nm到2 μ m的范围内。例如，沟道 层的厚度可以在20nm到1 μ m的范围内，或在20nm和500nm的范围内，或在20nm到250nm、 50nm到200nm之间的范围内，诸如例如150nm。
[0039] 根据各优选实施例，InAlGaN阻挡层的厚度在lnm到50nm的范围内。例如，阻挡 层的厚度优选地在5nm到25nm的范围内，诸如例如20nm。
[0040] 根据各优选实施例，钝化层堆叠的各单独层中的任一层的厚度在0. lnm到500nm 的范围内。例如，A1掺杂或B掺杂的SiN(或即AlSiN或BSiN)的厚度优选地在0. lnm到 50nm、3nm到15nm的范围内，诸如例如10nm。A1N或BN层优选地具有0· lnm和10nm的范 围内的厚度，优选地在〇. 5nm到3nm的范围内，例如lnm。较少掺杂或无掺杂SiN优选地具 有10nm到1 μ m的范围内的厚度，优选地在50nm到500nm的范围内，例如200nm。优选地， 钝化层堆叠包括或包含SiN和/或AlSiN(或BSiN)和/或具有高密度的A1掺杂（或B掺 杂）SiN层，它们在MOCVD反应器中被就地沉积。或者，无 A1和/或较少A1掺杂的SiN的 至少一部分可外部沉积，优选地通过LPCVD，但也可通过PECVD。
[0041] 根据各优选实施例，该器件还包括延伸穿过SiN子层并在存在A1N或BN层的情况 下穿过所述A1N或BN层的至少一个栅极触点，所述栅极触点接触全晶体子层。
[0042] 根据各优选实施例，包括A1N或BN层，该器件还包括延伸穿过SiN子层的至少一 个栅极触点，该栅极触点接触A1N或BN层。
[0043] 根据各优选实施例，该器件还包括基本上延伸穿过SiN子层并在存在A1N或BN层 的情况下穿过所述A1N或BN层并且通过一个或多个高k介电层与全晶体子层分开的至少 一个栅极触点。高k介电层可以例如包括氧化铝、或氧化铪、或氧化锆。
[0044] 根据各优选实施例，包括A1N或BN层，该器件还包括基本上延伸穿过SiN子层并 通过一个或多个高k介电层与所述A1N和BN分开的至少一个栅极触点。
[0045] 就地生长的A1掺杂或B掺杂的SiN与高k介电层的组合是有利的，因为它可改进 栅极介电层。
[0046] 根据各优选实施例，该器件还包括基本上延伸穿过SiN子层并且通过氧化铝层与 所述全晶体子层分开的至少一个栅极触点，所述氧化铝与所述A1N处于同一水平。根据各 优选实施例，高k介电层（氧化铝）通过对A1N中间层进行局部氧化（热、等离子体、臭氧） 来形成。
[0047] 根据各优选实施例，III族氮化物是GaN。
[0048] 根据各优选实施例，A1-III-N是InAlGaN，其中III族元素的相对组成是X的In、 y的A1以及1-x-y的Ga,其中X和y取0和1之间的值。根据各优选实施例,χ是0且y是 1。根据各优选实施例，X是〇. 17且y是0. 83。根据各优选实施例，X是0且y取0和1之 间的值。
[0049] 根据各优选实施例，钝化层是全晶体，且包括A1或B。
[0050] 根据各优选实施例，钝化层是全晶体，且是A1掺杂或B掺杂的。
[0051] 根据各优选实施例，钝化层的总厚度大于200nm。
[0052] 根据本发明的第二方面，公开了一种用于制造包括特征在于二维电子气的III-N 层堆叠的器件的方法，所述方法包括：
[0053] 提供 III-N 层；
[0054] 在所述III-N层的顶部上提供A1-III-N层；
[0055] 在所述A1-III-N层顶部上提供钝化层，所述钝化层包括氮化硅（SiN);其中提供 所述钝化层包括在A1-III-N界面处提供全晶体子层，所述全晶体子层的至少一部分包括 A1 或 B。
[0056] 根据各优选实施例，提供钝化层包括在全晶体子层的顶部上提供第二SiN子层， 该第二SiN子层不是A1掺杂的或是比全晶体子层更少A1掺杂的。
[0057] 根据各优选实施例，第二SiN子层不包括A1-，不包括B-，或不包括A1和B中的任 一个。
[0058] 根据各优选实施例，全晶体子层包括A1且第二SiN子层包括比全晶体子层更少的 A1。例如，全晶体子层可以是A1掺杂的且第二层可以是比全晶体子层更少A1掺杂的。
[0059] 根据各优选实施例，全晶体子层包括B且第二SiN子层包括比全晶体子层更少的 B。例如，全晶体子层是B掺杂的且第二层是比全晶体子层更少B掺杂的。
[0060] 根据各优选实施例，该方法还包括在全晶体子层与第二SiN子层之间提供A1N或 BN层。
[0061] 根据各优选实施例，该方法还包括提供延伸穿过第二SiN子层并在存在A1N或BN 层的情况下穿过所述A1N或BN层的至少一个栅极触点，所述栅极触点接触所述全晶体子 层。
[0062] 根据各优选实施例，该方法还包括提供延伸穿过所述第二SiN子层的至少一个栅 极触点，所述栅极触点接触所述A1N或BN层。
[0063] 根据各优选实施例，该方法还包括
[0064] 执行触点蚀刻穿过所述第二SiN子层以及在存在A1N或BN层的情况下穿过所述 A1N层或BN层，从而在所述全晶体子层上限定触点区；
[0065] 在至少所述触点区中提供高k介电层；
[0066] 在所述高k介电层的顶部上在所述触点区中提供触点。
[0067] 根据各优选实施例，该方法还包括
[0068] 执行触点蚀刻穿过所述第二SiN子层，从而在所述全晶体子层上限定触点区；
[0069] 在至少所述触点区提供高k介电层；
[0070] 在所述高k介电层的顶部上在所述触点区中提供触点。
[0071] 根据各优选实施例，该方法还包括
[0072] 执行触点蚀刻穿过所述第二SiN子层直至A1N层，从而在所述A1N层上限定触点 区；
[0073] 氧化至少所述触点区中的所述A1N层；
[0074] 在所述经氧化的触点区的顶部上在所述触点区中提供触点。
[0075] 本领域技术人员将明白，在已作必要修改的情况下，相关于本发明的第一方面描 述的特征和优点也适用于本发明的第二方面。

【专利附图】

【附图说明】
[0076] 本发明的进一步特征将从附图中明显看出，其中：
[0077] 图1是现有技术半导体器件的示意截面图。
[0078] 图2是另一现有技术半导体器件的示意截面图。
[0079] 图3是根据本发明的一实施例的示意截面图。
[0080] 图4A和图4B示出根据本发明的包括另外的A1N层的其他实施例。
[0081] 图5A、图5B以及图5C示出根据本发明的包括使用高k介电层的其他实施例。 [0082] 图6示出本发明的包括在器件的触点区中的部分氧化的A1N层的其他实施例。

【具体实施方式】
[0083] 将针对具体实施例且参考特定附图来描述本发明，但是本发明不限于此而仅由权 利要求书定义。所描述的附图只是示意性的和非限制性的。在附图中，出于说明的目的，一 些元件的尺寸可被夸大且不按比例地绘制。在本说明书和权利要求书中使用术语"包括"之 处，它不排除其他元件或步骤。在引用单数名词时使用不定冠词或定冠词（例如，"一"或 "该"，"所述"）之处，这包括该名词的复数形式，除非特别声明。
[0084] 权利要求中所使用的术语"包括"不应被解释为限于此后列出的装置；它不排除其 他元件或步骤。因此，措词"一种包括装置A和B的设备"的范围不应当被限定于仅由组件 A和B构成的设备。这意味着该设备与本发明有关的唯一相关组件是A和B。
[0085] 此外，本说明书和权利要求书中的术语第一、第二、第三等等用于在类似的元件之 间进行区分，而不一定用于描述顺序次序或时间次序。应理解，如此使用的术语在适当情况 下是可互换的，且本文中所描述的本发明的实施例能以不同于本文所描述或示出的其它顺 序操作。
[0086] 此外，本说明书和权利要求书中的术语顶部、底部、上方、下方等用于描述性目的， 而不一定用于描述相对位置。应理解，如此使用的术语在适当情况下是可互换的，且本文中 所描述的本发明的实施例能以不同于本文所描述或示出的其它取向操作。
[0087] 在附图中，类似参考标号指示类似特征；并且，在多于一个附图中出现的参考标号 指代相同的元件。
[0088] 图1示出现有技术晶体管类型的器件，其中层堆叠顶部上的SiN层4被用作该晶 体管器件的栅极介电层，该层堆叠包括GaN层1和该GaN层1顶部上的InAlGaN层2。该 晶体管器件可例如包括源极5S、漏极?以及栅极5G。SiN层4不应过厚，因为将实际栅极 5G与二维电子气（2DEG)分开降低了这两者之间耦合的电容，这造成该器件的较低跨导以 及负的且对于实际应用而言过高的阈值电压。理想地，SiN栅极介电层在3nm和10nm厚之 间。
[0089] 图2示出另一现有技术晶体管类型的器件，其中SiN被用作ΙΙΙ-Ν HEMT器件的钝 化层。因为散射效应和这样的器件的动态性能的可能变化，钝化是重要的。已经表明，钝化 层应当足够厚（例如，具有大于200nm的厚度）。
[0090] 根据本发明的第一实施例在图3中示出。在GaN基板1上，提供外延层或层堆叠， 包括InAlGaN层2。在顶部上提供钝化层，该钝化层包括A1掺杂的第一 SiN子层3和在第 一子层上提供的较少掺杂或无掺杂的第二SiN子层4。较少掺杂或无掺杂的第二SiN子层 4被蚀刻，以在该第二子层内提供触点区。这一蚀刻可以相对于第一子层选择性地执行。随 后一个或多个金属层被提供以在触点区中形成触点5。
[0091] 根据本发明的第二实施例在图4A中示出。在GaN基板1上，提供外延层或层堆叠， 包括InAlGaN层2。在顶部上提供钝化层，该钝化层包括A1掺杂或B掺杂的第一 SiN子层 3、包括第一子层的顶部上的A1N或BN层的中间子层6、以及在中间子层上提供的较少掺杂 或无掺杂的第二SiN子层4。较少掺杂或无掺杂的第二SiN子层4被蚀刻，以在该第二子层 内提供触点区。这一蚀刻可以相对于中间子层（例如，A1N或BN层6)选择性地执行，例如 通过使用基于氟化学的干法蚀刻工艺：这一类型的蚀刻通常被用来蚀刻SiN，但在使用包 含A1或B的层时具有低得多的蚀刻速率。如此，在SiN的蚀刻速率与含B或A1的材料的 蚀刻速率之间获得了高选择性。随后一个或多个金属层被提供以在触点区中形成触点5。 在图4B中，示出了另选的实施例，它类似于相关于图4A描述的实施例，但其中触点蚀刻延 伸穿过中间子层6。触点5随后穿过中间子层6并接触第一 SiN子层。
[0092] 在图5A中，示出了本发明的又一另选实施例。这一实施例与针对图3描述的实施 例相对应，但还包括在沉积限定触点5的一个或多个金属层之前，至少在触点蚀刻所限定 的触点区中沉积高k介电层7。形成触点5的触点层因而通过该高k介电层与触点区中的 第一子层3分开。
[0093] 在图5B中，示出了与相关于图4B描述的实施例相类似的实施例。这一实施例包 括在沉积形成栅极触点5的一个或多个金属层之前至少在触点区沉积高k介电层7,其中触 点蚀刻延伸穿过中间子层6,从而接触第一 SiN子层3。形成触点5的触点层因而通过该高 k介电层与触点区中的第一子层3分开。
[0094] 在图5C中，不出了又一另选实施例，它基于相关于图4A描述的实施例。类似于例 如针对图5A描述的，该方法包括在沉积限定触点5的一个或多个金属层之前，至少在触点 蚀刻所限定的触点区中沉积高k介电层7。存在中间子层6 (例如，A1N或BN层），但触点蚀 刻或触点区没有延伸穿过中间子层6。由此，触点5通过高k介电层7与中间子层6分开。
[0095] 在图6中，示出了又一另选实施例。该实施例类似于图4A中示出的实施例。在此， 执行触点蚀刻穿过钝化堆叠的第二子层，直至中间子层6的顶表面。随后，至少触点区（包 括在触点蚀刻步骤中蚀刻的开口的底部）被氧化，由此至少将触点区中的A1N转换成氧化 铝（AlOx)。随后通过提供一个或多个金属层来形成触点5。
[0096] 下文描述更具体的处理参数和选项的示例，并且除非特别指明，否则如本领域技 术人员将明白的，这些示例可适用于上述任何实施例。
[0097] 例如，有源器件的处理包含下文描述的若干工艺步骤，这些工艺步骤可使用本领 域技术人员已知的方法和工作逻辑按各种次序一次性或重复地组合。
[0098] 外延层堆叠或结构可包括一个或多个（In)AlGaN缓冲层2,包括InAlGaN沟道层和 InAlGaN阻挡层。这些被就地覆盖有钝化层堆叠（3,4,6,7,8)，该钝化层堆叠的至少一个或 多个开始层是晶体。
[0099] 各AlGaN缓冲层各自通常是300nm厚（厚度优选地处于50nm到500nm的范围内）， 其中A1含量通常在0%到100%的范围内变化，优选地在1 %到99%的范围内，更优选地在 20%到90%的范围内，诸如例如50%。这些缓冲层也可任选地包括另一 III族元素,如铟。 总AlGaN缓冲通常是100nm到10 μ m厚，诸如从500nm到5 μ m厚。
[0100] 钝化堆叠至少包括A1掺杂的第一 SiN层3和无或较少A1掺杂的第二SiN子层 4。这些SiN层可以是化学计量（stoechiometric)或非化学计量的。在一优选示例中，第 一 SiN层中的A1浓度高于第二SiN层中的A1浓度。在一示例中，总SiN层通常是50nm到 500nm厚，诸如例如200nm厚。在某些实施例中，在任何其他处理步骤之前，就地SiN层可通 过PECVD或LPCVD SiN、或Si0x (用于超过500nm的厚度）、或SiC、或钻石、或任何其他材料 或材料堆叠在外部被加厚。
[0101] 在一示例中，有源器件的处理包含用于形成欧姆触点5的工艺步骤。在一示例中， 这通过使用光致抗蚀剂的沉积以及限定欧姆触点5的区域的光刻步骤开始来完成。钝化层 随后被完全或部分地移除。在一示例中，这一移除是在基于氟化学的干法蚀刻系统中完成 的，例如在使用SF 6或CF4作为蚀刻气体且RF (或"滚筒"）和ICP (或"线圈"）蚀刻功率分 别是10W和150W的感应耦合等离子体系统中。因为钝化堆叠的不同层的组成，不同SiN层 的蚀刻速率是不同的，并且获得了不同层之间的蚀刻选择性。这允许只选择性地移除钝化 堆叠中的各SiN层中的一些。在一示例中，在欧姆触点的区域中只有该堆叠中的第二SiN 层和A1N层被移除，在其他实施例中，如所描述的，A1N层可存在。另选地，在欧姆触点的区 域中，可移除完整的钝化堆叠。
[0102] 一旦欧姆触点5的区域被限定，可例如通过热蒸镀或通过溅射或通过电子束蒸镀 来沉积金属层或金属层堆叠金属可例如包括Ti或A1。在一示例中，Ti和A1还可由另一 金属（如难熔金属或Ti或Ni)和/或Au来覆盖。通过在光致抗蚀剂的顶部并且不接触阻 挡层以执行金属的脱离来连贯地限定金属图案。在另一示例中，光致抗蚀剂被首先移除，随 后沉积包括Ti和A1的金属堆叠，并且随后完成第二光致抗蚀剂沉积和光刻步骤以允许对 不想要区域中的金属堆叠进行干法蚀刻并移除光致抗蚀剂。在下一步骤，由此限定的金属 图案经受一个或多个合金步骤，例如在降低大气压或惰性大气压（如氢气或合成气体或氮 气）中在800°C和900°C之间的温度下的1分钟持续时间的快速热退火步骤。
[0103] 优选地，有源器件的处理包含用于限定隔离图案的工艺步骤。这通过执行光致抗 蚀剂沉积和光刻步骤来完成。在一示例中，由此形成的光致抗蚀剂图案担当用于蚀刻台 面的掩膜，例如在基于氯化学的干法蚀刻系统中，例如在使用Cl 2或此13作为蚀刻气体且 RF(或"滚筒"）和ICP (或"线圈"）蚀刻功率分别是50W和150W的感应耦合等离子体系统 中。在另一示例中，由此形成的图案担当用于杂质注入的掩膜，例如通过注入氮、氦、氢、硼、 铁、或镁。在一示例中，杂质注入使用三个注入步骤，例如在30keV加速电压处的一个步骤， 注入6倍10 13/cm2的N14的剂量；160keV加速电压处的第二步骤，注入1. 8倍1013/cm2的N14 的剂量；以及400kev加速电压处的第三步骤，注入2. 5倍1013/cm2的N14的剂量。在另一示 例中，在通过台面蚀刻或杂质注入来限定隔离图案之前，移除钝化堆叠的一些层或全部层， 例如通过使用SF 6或CF4作为蚀刻气体的感应耦合等离子体系统中的干法蚀刻。在另一示 例中，在通过杂质注入来限定隔离图案之后，移除钝化堆叠的一些层或全部层，例如通过使 用SF 6或CF4作为蚀刻气体的感应耦合等离子体系统中的干法蚀刻。
[0104] 在一示例中，有源器件的处理包含用于限定栅极脚的工艺步骤。在一优选示例中， 这通过用光致抗蚀剂的沉积和通过部分地移除钝化层限定栅极触点的脚的光刻步骤的开 始来完成。以此方式，钝化堆叠的一些层保持在栅极脚之下并形成栅极介电层以降低陷阱 效应和泄露电流。在一示例中，这一移除是在基于氟化学的干法蚀刻系统中完成的，例如在 具有低损伤蚀刻工艺的感应耦合等离子体系统中，例如使用SF 6或CF4作为蚀刻气体且在 20mTorr压力处RF(或"滚筒"）和ICP (或"线圈"）蚀刻功率分别是10W和150W。
[0105] 因为钝化堆叠的不同层的组成，不同SiN层的蚀刻速率是不同的，并且获得了不 同层之间的蚀刻选择性。这允许只选择性地移除钝化堆叠中的各SiN层中的一些。在一优 选示例中，在栅极脚的区域中只移除第二SiN层（无掺杂或较少掺杂的SiN层）。以此方 式，第一 SiN层和A1N层保持在栅极触点之下并形成栅极介电层以降低陷阱效应和泄露电 流。在一示例中，恢复步骤在只局部移除钝化堆叠的第二SiN层之后完成，其中光致抗蚀剂 被移除并且根据一些实施例如果存在暴露的A1N层，则暴露的A1N层经受恢复或转换步骤， 例如通过在氨、或氢、或氧、或氮或臭氧中在300°C和600°C之间的温度的热退火，或者通过 在氨、或氢、或氧、或氮或臭氧化学中的等离子体处理，或者通过部分回蚀A1N层的顶部部 分，或者通过上述处理的任何组合。
[0106] 在另一示例中，在栅极脚的区域中，第二SiN层以及A1N(根据一些实施例如果存 在的话）两者被移除。以此方式，第一 SiN层保持在栅极触点之下并形成栅极介电层以降 低陷阱效应和泄露电流。可任选的恢复步骤在局部移除钝化堆叠的第二SiN层和A1N层之 后完成，其中光致抗蚀剂被移除并且暴露的第一 SiN层经受恢复或转换步骤，例如通过在 氨、或氢、或氧、或氮或臭氧中在300°C和600°C之间的温度的热退火，或者通过在氨、或氢、 或氧、或氮或臭氧化学中的等离子体处理，或者通过部分回蚀第一 SiN层的顶部部分，或者 通过上述处理的任何组合。
[0107] 在一示例中，在恢复步骤之后，执行光致抗蚀剂沉积和光刻步骤，很好地与栅极脚 对齐。随后，沉积栅极金属堆叠，例如包括Ni、Pt、W、WN、或TiN并由Al、Au、或Cu覆盖。通 过在光致抗蚀剂的顶部并且不接触阻挡层以执行金属的脱离来连贯地限定金属图案。在一 优选示例中，在恢复步骤之后，沉积栅极金属堆叠，例如包括Ni、Pt、W、WN、或TiN并由A1、 Au、或Cu覆盖。随后，执行光致抗蚀剂沉积和光刻步骤，很好地与栅极脚对齐。由此限定的 光致抗蚀剂图案担当金属堆叠的在不想要其的区域中的干法蚀刻的掩膜。接着，移除光致 抗蚀剂。
[0108] 在另一示例中，在恢复步骤之后，在金属沉积之前，诸如高k介电层等另一介电层 (如，氧化铝、或氧化铪、或氧化锆）被沉积或形成。
[0109] 在一示例中，有源器件的处理包含用于添加附加钝化层的工艺步骤。在一示例中， 钝化层包括SiN或氧化硅，例如通过LPCVD或PE-CVD或ICP-CVD来沉积。在一示例中，通 过执行光刻步骤并蚀刻钝化层来在钝化层中制作开口以显现器件接线端，例如通过HF或 缓冲HF中的湿法蚀刻或者通过氟化学中RIE或ICP等离子体工具中的干法蚀刻。
[0110] 根据优选实施例，有源器件的处理包含使用本领域技术人员已知的方法来限定附 加金属互连层的工艺步骤，以允许栅极、源极和漏极电流的低电阻通路。
[0111] 应该理解的是本发明并不限于装置的特定特征和/或所描述的方法的处理步骤， 因为装置和方法可变化。应当理解本文中所使用的术语仅为了描述特定的实施而不是限制 性的。要注意到，在说明书以及所附权利要求书中所使用地，单数形式的"一"、"一个"以及 "该"包括单数和/或复数引用，除非该内容另外明确地指出相反情形。还应该理解的是复 数形式包括单数和/或复数引用，除非语境清楚地另有所指。另外要理解的是，在用数值划 界给定参数范围的情况下，该范围意在包括这些极限值。
[0112] 上述具体实施例中的元件和特征的特定组合仅是示例性的。如本领域技术人员所 了解的，可进行对本文中所描述内容的变化、修改和其他实现，而不背离所要求保护的发明 的精神和范围。因此，上述描述仅作为示例，而并不意在限制。本发明的范围如以下权利要 求书及其等效方案所定义。进一步，说明书和权利要求中所使用的参考标记并不限制本发 明的范围。
【权利要求】
1. 一种包括特征在于二维电子气的ΙΙΙ-Ν层堆叠的器件，所述器件包括： -ΙΙΙ-Ν 层； -所述ΙΙΙ-Ν层顶部的Α1-ΙΙΙ-Ν层； -所述Α1-ΙΙΙ-Ν层顶部的钝化层，所述钝化层包括氮化硅（SiN); 其中所述钝化层包括A1-III-N界面处的全晶体子层并且所述全晶体子层的至少一部 分包括A1和/或B。
2. 如权利要求1所述的器件，其特征在于，所述全晶体子层包括至少几个晶体单层。
3. 如权利要求2所述的器件，其特征在于，所述全晶体子层具有0. 1和20nm之间的厚 度。
4. 如前述权利要求中的任一项所述的器件，其特征在于，所述全晶体子层包括遍布所 述整个层的A1和/或B。
5. 如前述权利要求中的任一项所述的器件，其特征在于，所述全晶体子层的至少一部 分或所述晶体子层的全部是A1和/或B掺杂的。
6. 如前述权利要求中的任一项所述的器件，其特征在于，所述钝化层还包括所述全晶 体子层顶部的第二SiN子层。
7. 如权利要求6所述的器件，其特征在于，所述第二SiN子层不包括A1-，不包括B-，或 不包括A1和B中的任一个。
8. 如权利要求6所述的器件，其特征在于，所述全晶体子层包括A1，并且其中所述第二 SiN子层包括比所述全晶体子层更少的A1，例如其中所述全晶体子层是A1掺杂的且所述第 二SiN子层是比所述全晶体子层更少的A1掺杂的。
9. 如权利要求6所述的器件，其特征在于，所述全晶体子层包括B，并且其中所述第二 SiN子层包括比所述全晶体子层更少的B，例如其中所述全晶体子层是B掺杂的且所述第二 SiN子层是比所述全晶体子层更少的B掺杂的。
10. 如权利要求6到9中的任一项所述的器件，其特征在于，还包括所述全晶体SiN子 层与所述第二SiN子层之间的A1N层或BN层。
11. 如权利要求6到10中的任一项所述的器件，其特征在于，还包括延伸穿过所述第 二SiN子层并在存在A1N或BN层的情况下穿过所述A1N或BN层的至少一个栅极触点，所 述栅极触点接触所述全晶体子层。
12. 如权利要求10所述的器件，其特征在于，还包括延伸穿过所述第二SiN子层的至少 一个栅极触点，所述栅极触点接触所述A1N或BN层。
13. 如权利要求6到12所述的器件，其特征在于，还包括基本上延伸穿过所述第二SiN 子层并在存在A1N或BN层的情况下穿过所述A1N或BN层并且通过高k介电层与所述全晶 体子层分开的至少一个栅极触点。
14. 如权利要求10所述的器件，其特征在于，还包括基本上延伸穿过所述第二SiN子层 并且通过高k介电层与所述A1N或BN分开的至少一个栅极触点。
15. 如权利要求10所述的器件，其特征在于，还包括基本上延伸穿过所述第二SiN子层 并且通过氧化铝层与所述全晶体子层分开的至少一个栅极触点，所述氧化铝层与所述A1N 层处于同一水平。
16. 如前述权利要求中的任一项所述的器件，其特征在于，所述III族氮化物是GaN且 所述A1-III-N是InAlGaN，其中III族元素的相对组成是x的In、y的A1以及1-x-y的Ga， 其中X和y取〇和1之间的值。
17. 如权利要求1所述的器件，其特征在于，所述钝化层是全晶体并且包括A1和/或 B〇
18. 如权利要求17所述的器件，其特征在于，所述钝化层是全晶体并且是A1掺杂和/ 或B掺杂的。
19. 如前述权利要求中的任一项所述的器件，其特征在于，所述钝化层的总厚度大于 200nm〇
20. -种用于制造包括特征在于二维电子气的III-N层堆叠的器件的方法，所述方法 包括： -提供III-N层； -在所述III-N层的顶部上提供A1-III-N层； -在所述A1-III-N层的顶部上提供钝化层，所述钝化层包括氮化硅（SiN); 其中提供所述钝化层包括在A1-III-N界面处提供全晶体子层，所述全晶体子层的至 少一部分包括A1或B。
21. 如权利要求20所述的方法，其特征在于，提供所述钝化层包括在所述全晶体子层 的顶部上提供第二SiN子层。
22. 如权利要求21所述的方法，其特征在于，所述第二SiN子层不包括A1-，不包括B-， 或不包括A1和B中的任一个。
23. 如权利要求21所述的方法，其特征在于，所述全晶体子层包括A1，并且其中所述第 二SiN子层包括比所述全晶体子层更少的A1，例如其中所述全晶体子层是A1掺杂的且所述 第二层是比所述全晶体子层更少的A1掺杂的。
24. 如权利要求21所述的方法，其特征在于，所述全晶体子层包括B，并且其中所述第 二SiN子层包括比所述全晶体子层更少的B，例如其中所述全晶体子层是B掺杂的且所述第 二层是比所述全晶体子层更少的B掺杂的。
25. 如权利要求21到24中的任一项所述的方法，其特征在于，还包括在所述全晶体子 层与所述第二SiN子层之间提供A1N层或BN层。
26. 如权利要求25所述的方法，其特征在于，还包括提供延伸穿过所述第二SiN子层并 在存在A1N或BN层的情况下穿过所述A1N或BN层的至少一个栅极触点，所述栅极触点接 触所述全晶体子层。
27. 如权利要求25所述的方法，其特征在于，还包括提供延伸穿过所述第二SiN子层的 至少一个栅极触点，所述栅极触点接触所述A1N或BN层。
28. 如权利要求26所述的方法，其特征在于，还包括： -执行触点蚀刻穿过所述第二SiN子层以及在存在A1N或BN层的情况下穿过所述A1N 层或BN层，从而在所述全晶体子层上限定触点区； -在至少所述触点区内提供高k介电层； -在所述高k介电层的顶部上在所述触点区中提供触点。
29. 如权利要求27所述的方法，其特征在于，还包括： -执行触点蚀刻穿过所述第二SiN子层，从而限定触点区； -在至少所述触点区提供高k介电层； -在所述高k介电层的顶部上在所述触点区中提供触点。
30.如权利要求25所述的方法，其特征在于，在所述全晶体子层和所述第二SiN子层之 间提供A1N层，还包括： -执行触点蚀刻穿过所述第二SiN子层，从而限定触点区； -氧化至少所述触点区中的所述A1N ; -在所述经氧化的触点区的顶部上在所述触点区中提供触点。
【文档编号】H01L29/66GK104160510SQ201280071307
【公开日】2014年11月19日 申请日期:2012年10月12日 优先权日:2012年2月23日
【发明者】J·德鲁恩, S·迪格鲁特, M·杰曼 申请人:埃皮根股份有限公司