半导体装置及半导体装置的制造方法
【专利摘要】本发明提供的半导体装置及半导体装置的制造方法中，n-型晶片从正面侧起依次设有n-漂移区(2)、n场阻断区(3)以及n-型FZ晶片(1)。终端构造部(26)设置于n-型晶片的各个成为芯片的区域的芯片外周部(B)中，并将芯片内周部(A)中的活性区(27)包围。通过形成从n-型晶片的背面到达n场阻断区(3)的沟槽(25)，从而使芯片内周部(A)的厚度(ta)小于芯片外周部(B)的厚度(tb)。p集电极区(11)与n-型FZ晶片(1)及n场阻断区(3)连接。集电极电极(12)与p集电极区(11)连接。终端构造部(26)中的集电极电极(12)与n场阻断区(3)之间的第2距离(x1b)，大于活性区(27)中的集电极电极(12)与n场阻断区(3)之间的第1距离(x1a)。
【专利说明】半导体装置及半导体装置的制造方法
【技术领域】
[0001]本发明涉及一种半导体装置及半导体装置的制造方法。
【背景技术】
[0002]高耐压单片式功率器件在电力转换装置中发挥核心作用。现有技术下，作为适于电力转换装置中所使用的高耐压分立功率器件的元件，已知有例如绝缘栅双极晶体管(IGBT:1nsulated Gate Bipolar Transistor)、或者具有金属氧化物半导体构造的绝缘栅场效晶体管(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)等。
[0003]在高电压用的电力转换装置中，大多使用能够通过产生电导率调制而降低导通电压的IGBT。因此，降低IGBT的导通损耗及开关损耗成为用于降低电力转换装置的损耗的重要课题之一。以下，以平面栅构造的η沟道IGBT为例对现有的IGBT进行说明。图26是表示现有IGBT的构成的剖面图。图26表示制造现有IGBT时使用的ρ+型晶片被形成为芯片后的状态(图27、图28中与此相同)。
[0004]在图26所示的现有IGBT中，在成为P+集电极区101的ρ+型芯片的正面上，依次层叠有η缓冲层103及η_漂移区102。在η_漂移区102的、与P+集电极区101侧相反侧的表面层上，选择性地设有P基极区104。在P基极区104的内部，选择性地设有η+发射极区105。η+发射极区105从P基极区104的、未与η_漂移区102连接的部分的表面露出。
[0005]在P基极区104的、夹在η+发射极区105与ιΓ漂移区102之间的部分的表面上，隔着栅极绝缘膜107设有栅电极108。发射极电极109与η+发射极区105及ρ基极区104连接。发射极电极109通过省略图示的层间绝缘膜而与栅电极108绝缘。集电极电极(未图示)与成为P+集电极区101的ρ+型芯片的背面连接。
[0006]近年来，减小晶片厚度从而提高元件特性的技术越来越发达，减小晶片厚度的技术也被使用于IGBT中。作为使用减小晶片厚度的技术来制造图26所示的现有IGBT的方法，已知有使用通过浮区(FZ:Floating Zone)法制造的、成为rT漂移区102的rT型晶片(以下称为η—型FZ晶片)，而不使用成为P+集电极区101的ρ+型晶片的方法。
[0007]具体来说，作为使用减小晶片厚度的技术来制造现有IGBT的方法，下述方法逐渐成为主流。以下，参照图26对于使用减小晶片厚度的技术来制造现有IGBT的方法进行说明。首先，在成为η_漂移区102的η_型FZ晶片的正面侧，形成由ρ基极区104、η+发射极区105、栅极绝缘膜107以及栅电极108构成的MOS栅(由金属氧化膜半导体构成的绝缘栅)构造。接着，对η_型FZ晶片的背面进行磨削，从而减小η_型FZ晶片的厚度。
[0008]接着，在η_型FZ晶片的被磨削后的背面的表面层上，形成η缓冲层103及ρ+集电极区(相当于图26的P+集电极区的区域:未图示)。然后，通过将η_型FZ晶片切片而形成为芯片，从而制成具备图26所示那样的构成的现有IGBT。通过如此使用成为η—漂移区102的η_型FZ晶片来制造IGBT，从而使ρ+集电极区的厚度变为2μπι以下。该情况下，ρ+集电极区无法作为维持IGBT的机械强度的支撑体而发挥作用。
[0009]另外，作为现有的IGBT，已知有一种设有用于确保反向耐压的终端构造的反向阻断型IGBT(RB-1GBT:Reverse Blocking IGBT)。RB-1GBT相对于附加于由集电极区与漂移区构成的Pn结上的反偏电压而具有高反向耐压特性。以下，对于现有RB-1GBT的剖面构造进行说明。图27是表示现有RB-1GBT的构成的剖面图。
[0010]图27所示的现有RB-1GBT的活性区中，在成为n_漂移区102的n_型芯片的正面上，与图26所示的现有IGBT同样地设有ρ基极区104、n+发射极区105、栅极绝缘膜107、栅电极108以及发射极电极109。所谓的活性区是指导通时流通有电流的区域。符号106、110、113分别是ρ+基极接触区、η空穴阻挡区以及层间绝缘膜。
[0011]在活性区的外侧，以将活性区包围的方式设有终端构造部。终端构造部具有缓和施加于η_漂移区102的电场从而保持耐压的功能。在终端构造部中，在η_型芯片正面的表面层上，选择性地设有浮动的P区(场限环:FLR)114。浮动的场板(FP)116经由设置于FLRl 14内部的ρ+高浓度区而与FLR114连接。
[0012]在η_型芯片的整个背面设有ρ集电极区111。集电极电极112与ρ集电极区111连接。在η_型芯片的外周部设有ρ分离区121，该ρ分离区121将终端构造部包围，并且从η_型芯片的正面到达ρ集电极区111。P分离区121具有确保反向耐压的功能。FP117经由设置于P分离区121内部的ρ+高浓度区而与ρ分离区121连接。FP116U17分别通过层间绝缘膜113而被绝缘。
[0013]在上述现有的IGBT中，通过减小η_漂移区102的厚度、即η_型芯片的厚度，能够有效地降低导通损耗及开关损耗。另外，近年来，场阻断型IGBT (以下称为“FS-1GBT”)成为主流，其通过优化设置于成为η_漂移区102的η_型芯片背面侧的η缓冲层103的η型杂质浓度，从而将η—漂移区102的厚度形成为所希望的元件耐压所需的最小限度的厚度。
[0014]作为在η—漂移区内形成杂质浓度高于η—漂移区的η缓冲层的方法，提出了通过质子(H+)注入及热退火处理而形成η缓冲层的方法(例如参照下述专利文献1、2)。通过质子注入及低温退火而将硅(Si)晶片的规定区域掺杂成η型的情况已为众所知，并且，在例如350°C的温度下进行30分钟热退火处理时的质子剂量与质子的激活浓度之间的关系已被公开(例如参照下述非专利文献I)。
[0015]以下，对于下述专利文献1、2所示的现有IGBT的剖面构造、和该IGBT中的各区域的杂质浓度进行说明。图28是表示现有IGBT的另一种构成的剖面图。图29是表示图28中的IGBT的杂质浓度分布的特性图。图28所示的现有IGBT与图26所示的现有IGBT的不同点在于，取代成为P+集电极区的低电阻P+型晶片而使用成为η—漂移区102的η—型晶片，并在该η_型晶片背面的表面层上设有η缓冲层103及ρ_集电极区131。S卩，图28所示的现有IGBT相当于使用减小晶片厚度的技术而制成的图26所示的现有IGBT。
[0016]在下述专利文献1、2中，通过在η_型晶片的被磨削后的背面上，以500keV以上的加速能量进行一次或者多次质子注入，然后以300°C?400°C左右的温度进行30分钟?60分钟的热退火处理，从而形成η缓冲层103。通过如此进行质子注入及热退火，如图29所示，η_漂移区102内的规定区域的η型杂质浓度变高，从而形成η缓冲层103。形成η缓冲层103所需的质子的剂量和热退火条件已在例如下述非专利文献I中公开。
[0017]减小晶片厚度时的晶片厚度的临界值(以下称为“临界厚度”)根据制造装置或者制造方法的不同而不同，在使用硅的情况下，从制造性方面出发，为80 μ m左右。其理由是:当将晶片的厚度减小至80 μ m以下时，机械强度降低，从而成品率显著降低。另一方面，由于元件耐压取决于n_漂移区102的厚度，因此，耐压越低，则为了实现所希望的耐压而在设计上所需的n_漂移区102的设计厚度的理想值(相对于耐压100V约为10 μ m，以下称为“理想厚度”)越小。但是，从制造性方面出发，晶片的厚度不可减小至临界厚度以下，因此，耐压级别为600V以下的IGBT的n_漂移区102的厚度通常为理想厚度60 μ m以上的厚度。因此，在耐压级别为600V以下的IGBT中，通过进一步减小晶片厚度来提高性能的余地不大。
[0018]耐压级别为600V以下的IGBT在例如下述各种用途中使用。耐压级别为400V的IGBT广泛使用于等离子显示器(PDP:Plasma Display Panel)或者频闪放电管(Strobe)等的脉冲电源中。另外，当功率电力转换装置的输入电压为220V (AC:交流)时，整流后的DC(直流)链电压为300V，因此，功率电力转换装置的变频器部的主元件使用耐压级别为600V 的 IGBT。
[0019]进而，耐压级别为400V的IGBT被用作构成变频器部的开关元件或者主元件。具体来说，通过将功率电力转换装置的变频器部的输出电压电平控制从现有的双电平控制变更为三电平控制，从而提高功率电力转换装置的电力转换效率已为众所知(例如参照下述非专利文献2 (第10图))。在将功率电力转换装置的变频器部的输出电压电平控制变为三电平控制时，将变频器部的输出电压转换为三电平的三电平转换部的中间的开关元件使用耐压级别为400V的IGBT。另外，也提出了下述技术，即:作为三电平转换部的中间的开关元件而使用耐压级别为400V的RB-1GBT，其中，该RB-1GBT具备与将现有IGBT与二极管串联连接时相同的功能(例如参照下述为专利文献3(第I图))。
[0020]另外，在电动汽车(EV:Electric Vehicle)中，由于是经由功率电力转换装置从驱动用蓄电池向作为动力源的电动机供给电力，因而对于提高功率电力转换装置的电力转换效率很重视。当例如从驱动用蓄电池向电动机供给的电力为80kW以下时，优选功率电力转换装置的DC链电压为100V?250V左右，因此，功率电力转换装置的变频器部的主元件使用耐压级别为400V的IGBT。
[0021]在如上所述使用于各种用途中的耐压级别为400V的IGBT中，用于实现耐压级别400V的n_漂移区102的理想厚度为40 μ m左右，小于在制造性方面可实现的晶片的临界厚度。因此，在制造耐压级别为400V的IGBT时，将n_漂移区102的厚度减小至理想厚度40 μ m左右，会使晶片的机械强度降低。
[0022]作为确保薄型晶片的机械强度的方法，提出了使规定宽度内的晶片外周部较厚(以下称为“加强部”)，而仅减小晶片背面的中央部的厚度的方法(例如参照下述非专利文献4及下述专利文献3)。以下，对于下述非专利文献4的技术进行说明。图30、31是表示现有半导体装置的制造期间的晶片剖面的剖面图。首先，如图30所示，在晶片200的正面侧形成MOS栅构造和FLR、FP等的正面元件构造201，然后利用保护抗蚀膜211将该正面覆至JHL ο
[0023]接着，在晶片200的被保护抗蚀膜211覆盖的正面贴上背磨(BG =Back Grind)胶带212。接着，如图31所示，仅对晶片200背面的中央部200-2进行研磨，从而在晶片200的外周部形成肋部200-1。通过在晶片200外周部形成肋部200-1，与同样地对晶片200的整个背面进行研磨时相比，能够防止应力集中在晶片200的外周部，从而提高晶片200的机械强度。由此，能够减少晶片200的翘曲，从而减少崩裂(chipping)或者破裂等。
[0024]另外，对于下述专利文献3的技术进行说明。图32是表示现有半导体装置的制造期间的晶片剖面的剖面图。如图32所示，首先，在形成有正面侧元件构造部的晶片200的正面及背面上形成抗蚀保护膜、即氧化膜221。接着，在晶片200的背面上，在从晶片200外周端部朝向内周侧的规定宽度内形成将氧化膜221覆盖的抗蚀剂掩模222。接着，以抗蚀剂掩模222作为掩模，将形成于晶片200的背面上的氧化膜221的、从晶片200的外周端部起的规定宽度以外的部分除去。然后，在将晶片200的背面蚀刻至规定深度之后，除去残留在晶片200的正面和背面的外周端部的氧化膜221。
[0025]另外，作为确保薄型晶片的机械强度的另一种方法，提出了下述方法。对于以在该半导体晶片的彼此相对的第一、第二主面上穿过半导体晶片的内部的方式加工在第一、第二电极间流通主电流的半导体元件时所需的机械强度，通过用于制造该元件的半导体晶片的厚度进行确保。在制造元件之前，通过在半导体晶片的一个主面上设置凹部从而形成厚度小的区域部分，并在该区域部分中制造半导体元件(例如参照下述专利文献4)。
[0026]另外，作为确保机械强度的装置而形成有下述装置，即:半导体衬底在一个主面侧的中央部至少具有耐压所需的厚度，并设有由碳化硅或者氮化镓构成的半导体层，而在另一个主面侧，在与所述中央部相对的位置处设有凹部、和将该凹部的底部包围并形成凹部的侧面的支撑部(例如参照下述专利文献5)。在下述专利文献5中，凹部通过干法蚀刻等而形成。
[现有技术文献]
[专利文献]
[0027]专利文献1:美国专利第6482681号说明书专利文献2:日本专利第4128777号公报
专利文献3:日本专利特开2007-335659号公报专利文献4:日本专利特开2002-016266号公报专利文献5:日本专利特开2007-243080号公报 [非专利文献]
[0028]非专利文献1:D.Silber 等 4 人、Improved Dynamic Properties ofGTO-Thyristors and D1des by Proton Implantat1n、 IEEE Internat1nal ElectronDevice Meeting，Technical Digest JEDMi 85、(美国)、1985 年、第 31 卷、ρ.162-165
非专利文献 2:Α.Nabae 等 3 人、A New Neutral-Point-Clamped PWM Inverter、IEEETransact1ns on Industry Applicat1ns、1981 年、第 IA卷?第 17 卷、第 5 号、ρ.518-523非专利文献 3:M.Yatsu 等 7 人、A Study of High Efficiency UPS Using AdvancedThree-Level Topology、Preliminary Conference Program PCIM Europe 2010、(纽伦堡)、2010 年 5 月、p.550-555
非专利文献4:株式会社DISC0、“TAIK0工艺”、[online]、平成13年?平成24年、网络、[平成 24 年 8 月 3 日检索]、< URL:http://www.disco, c0.jp/jp/solut1n/library/taik0.html >
【发明内容】
发明所要解决的技术问题
[0029]但是，在上述图30?图32所示的现有技术中，仅通过晶片200外周部的加强部200-1来增强晶片200。因此，存在下述问题，即:越是为了将n_漂移区102的厚度形成为理想厚度而减小晶片200的中央部200-2的厚度，另外越增加晶片200的直径，则晶片200的机械强度越显著降低，从而晶片200越容易破裂。因此，无法使晶片200的厚度小于不会在制造性方面产生问题的临界厚度80 μ m,从而无法以理想的设计条件制造耐压级别在600V以下的低耐压IGBT。
[0030]另外，在上述图30?图32所示的现有技术中，在将晶片200切片而形成为芯片前对晶片200进行的电气特性试验中，晶片200背面的集电极电极等与放置晶片200的支撑台接触。因此，在现有IGBT中，有可能因为晶片200的背面产生的附着物(微粒)或者擦伤等而导致P集电极区111或者η缓冲层103损坏，从而使耐压降低或者漏电流增大。另夕卜，在现有的RB-1GBT中，有可能因为晶片200的背面产生的附着物或者擦伤等而导致ρ集电极区111损坏，从而使反向耐压特性劣化、或者无法得到反向耐压特性。
[0031]本发明的目的在于，提供一种机械强度高的半导体装置及半导体装置的制造方法，用以解决上述现有技术中的问题。另外，本发明的目的在于，提供一种具有设计上可得到的最佳的电气特性的半导体装置及半导体装置的制造方法，用以解决上述现有技术中的问题。
解决技术问题所采用的技术方案
[0032]为了解决上述问题从而达成本发明的目的，本发明涉及的半导体装置具有下述特征。第I导电型芯片由第I个第I导电型半导体区域、第2个第I导电型半导体区域以及第3个第I导电型半导体区域构成，其中，所述第3个第I导电型半导体区域设置于所述第I个第I导电型半导体区域与所述第2个第I导电型半导体区域之间，并且电阻率低于所述第2个第I导电型半导体区域。设有沟槽，其贯穿所述第I个第I导电型半导体区域并到达所述第3个第I导电型半导体区域。在所述第I导电型芯片的内周部设有活性区，其中，通过形成所述沟槽而使所述第I导电型芯片的内周部的厚度小于外周部。在所述第I导电型芯片的外周部上设有用于保持耐压的终端构造部。设有第2导电型半导体区域，其与所述第3个第I导电型半导体区域及所述第I个第I导电型半导体区域连接。设有与所述第2导电型半导体区域连接的输出电极。所述输出电极与所述第3个第I导电型半导体区域在所述第I导电型芯片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
[0033]另外，为了解决上述问题从而达成本发明的目的，本发明涉及的半导体装置具有下述特征。第I导电型芯片由第I个第I导电型半导体区域、第2个第I导电型半导体区域以及第3个第I导电型半导体区域构成，其中，所述第3个第I导电型半导体区域设置于所述第I个第I导电型半导体区域与所述第2个第I导电型半导体区域之间，并且电阻率低于所述第2个第I导电型半导体区域。设有沟槽，其从所述第I导电型芯片的所述第I个第I导电型半导体区域侧的面以小于所述第I个第I导电型半导体区域的厚度的深度来设置。在所述第I导电型芯片的内周部设有活性区，其中，通过形成所述沟槽而使所述第I导电型芯片的内周部的厚度小于外周部。在所述第I导电型芯片的外周部上设有用于保持耐压的终端构造部。设有第2导电型半导体区域，其与所述第3个第I导电型半导体区域及所述第I个第I导电型半导体区域连接。设有与所述第2导电型半导体区域连接的输出电极。所述第2导电型半导体区域与所述第3个第I导电型半导体区域在所述第I导电型芯片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
[0034]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第3个第I导电型半导体区域的厚度为1.5 μ m以上且10.0 μ m以下。
[0035]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第3个第I导电型半导体区域的平均杂质浓度为3.0X 115CnT3?2.0X 1016cm_3。
[0036]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第2个第I导电型半导体区域是沉积在所述第3个第I导电型半导体区域上的外延生长层。
[0037]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第3个第I导电型半导体区域是将导入所述第I导电型芯片中的质子施主化而形成的区域。
[0038]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第2个第I导电型半导体区域的电阻率与所述第I个第I导电型半导体区域的电阻率相等。
[0039]另外，本发明涉及的半导体装置的特征在于，在上述发明中，所述第I导电型芯片的外周部的厚度大于80 μ m。
[0040]另外，为了解决上述问题从而达成本发明的目的，本发明涉及的半导体装置的制造方法是设有终端构造部和活性区的半导体装置的制造方法，其中，所述终端构造部设置于第I导电型芯片的外周部中且用于保持耐压，所述活性区设置于所述第I导电型芯片的厚度小于外周部的内周部中，该半导体装置的制造方法具有下述特征。首先进行第I工序，在第I导电型晶片的规定深度处，形成电阻率低于所述第I导电型晶片的第I导电型半导体区域。接着进行第2工序，形成从所述第I导电型晶片的背面到达所述第I导电型半导体区域的沟槽，从而使成为所述第I导电型芯片的区域的内周部的厚度小于外周部的厚度。接着进行第3工序，沿着所述第I导电型晶片的背面及所述沟槽的内壁形成第2导电型半导体区域。接着进行第4工序，在所述第2导电型半导体区域上形成输出电极，其中，所述输出电极与所述第I导电型半导体区域在所述第I导电型晶片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
[0041]另外，为了解决上述问题从而达成本发明的目的，本发明涉及的半导体装置的制造方法是设有终端构造部和活性区的半导体装置的制造方法，其中，所述终端构造部设置于第I导电型芯片的外周部中且用于保持耐压，所述活性区设置于所述第I导电型芯片的厚度小于外周部的内周部中，该半导体装置的制造方法具有下述特征。首先进行第I工序，在第I导电型晶片的规定深度处，形成电阻率低于所述第I导电型晶片的第I导电型半导体区域。接着进行第2工序，在所述第I导电型晶片的背面上形成沟槽，使成为所述第I导电型芯片的区域的内周部的厚度小于外周部的厚度，其中，所述沟槽的深度小于从所述第I导电型晶片的背面至所述第I导电型半导体区域为止的在所述第I导电型晶片的深度方向上的厚度。接着进行第3工序，沿着所述第I导电型晶片的背面及所述沟槽的内壁形成第2导电型半导体区域，其中，所述第2导电型半导体区域与所述第I导电型半导体区域在所述第I导电型晶片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。接着进行第4工序，在所述第2导电型半导体区域上形成输出电极。
[0042]另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中，在所述第I工序中，通过第I形成工序和第2形成工序而形成所述第I导电型晶片，其中，在所述第I形成工序中，在第I导电型支撑晶片的正面上，形成电阻率低于所述第I导电型支撑晶片的所述第I导电型半导体区域；在所述第2形成工序中，在所述第I导电型半导体区域上，沉积电阻率高于所述第I导电型半导体区域的第I导电型外延生长层。
[0043]另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中，在所述第I工序中，首先进行从所述第I导电型晶片的背面注入质子的第I注入工序。接着进行第I热退火工序，通过热退火而将注入到所述第I导电型晶片中的质子激活，在所述第I导电型晶片的规定深度处形成所述第I导电型半导体区域。
[0044]另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中还包括薄板化工序，即，在所述第I注入工序之前，对所述第I导电型晶片的背面进行磨削，从而减小所述第I导电型晶片的厚度。而且，在所述第I注入工序中，以加速能量在1.6MeV?2.5MeV的范围内、所述第I导电型半导体区域的总剂量在5.0X 113CnT2?5.0X 114CnT2的范围内的方式注入质子。
[0045]另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中还包括薄板化工序，即，在所述第I注入工序之后，对于所述第I导电型晶片的背面进行磨削，从而减小所述第I导电型晶片的厚度。而且，在所述第I注入工序中，以加速能量在7.0MeV?8.0MeV的范围内、所述第I导电型半导体区域的总剂量在5.0X 113CnT2?5.0X 114CnT2的范围内的方式注入质子。
[0046]另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中，在所述第2工序中，通过湿式蚀刻而形成所述沟槽。
[0047]根据上述发明，通过在晶片上的成为芯片的每个区域中使芯片外周部的厚度大于芯片内周部的厚度，从而能够使晶片上的应力集中分散。另外，通过使芯片外周部的厚度大于芯片内周部的厚度，并且使集电极电极与场阻断区之间在芯片厚度方向上的距离在终端构造部中大于在活性区中，从而与终端构造部及活性区的整个范围内的芯片厚度均匀的半导体装置相比，能够减少从终端构造部中的集电极区注入的载流子的量。因此，在大电流被切断时，导致终端构造部损坏的危险性进一步降低，容易确保元件的反偏安全工作区(RBSOA:Reverse Biased Safe Operating Area)。
[0048]另外，根据上述发明，通过在晶片的背面上形成沟槽，而使成为芯片的每个区域中芯片外周部的厚度大于芯片内周部的厚度，从而与仅使晶片外周部的的厚度大于晶片中央部的现有加强晶片(rib wafer)相比，能够减小活性区中的芯片厚度。另外，通过形成深度从晶片的背面到达场阻断区的沟槽，能够进一步减小芯片内周部的厚度。由此，在制造例如耐压级别为600V以下的低耐压IGBT时，能够将漂移区的厚度设为为了实现所希望的耐压而在设计上所需的理想厚度。
[0049]另外，根据上述发明，通过使成为芯片的每个区域中的芯片外周部的厚度大于芯片内周部的厚度，在例如切片前对芯片进行的电气特性试验中，设置于活性区中的集电极区或者集电极电极等不会与放置晶片的支撑台接触。由此，能够防止发生集电极区或者场阻断区损坏而导致耐压降低或者漏电流增大的问题、或者集电极区损坏而使反向耐压特性劣化或者无法得到反向耐压特性的问题。
发明效果
[0050]根据本发明涉及的半导体装置及半导体装置的制造方法，具有能够提高机械强度这一效果。另外，根据本发明涉及的半导体装置及半导体装置的制造方法，具有能够提供具有设计上可得到的最佳的电气特性的半导体装置及半导体装置的制造方法这一效果。
【专利附图】
【附图说明】
[0051]图1是表示第一实施方式涉及的半导体装置的构成的剖面图。
图2是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图3是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图4是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图5是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图6是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图7是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图8是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图9是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图10是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图11是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。
图12是表示第二实施方式涉及的半导体装置的构成的剖面图。
图13是表示第二实施方式涉及的半导体装置的制造期间的状态的剖面图。
图14是表示第二实施方式涉及的半导体装置的制造期间的状态的剖面图。
图15是表示第三实施方式涉及的半导体装置的制造期间的状态的剖面图。
图16是表示第三实施方式涉及的半导体装置的制造期间的状态的剖面图。
图17是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。
图18是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。
图19是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。
图20是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。
图21是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。
图22是表示第五实施方式涉及的半导体装置的制造期间的状态的剖面图。
图23是表示第五实施方式涉及的半导体装置的制造期间的状态的剖面图。
图24是表示第五实施方式涉及的半导体装置的制造期间的状态的剖面图。
图25是表示第五实施方式涉及的半导体装置的制造期间的状态的剖面图。
图26是表示现有IGBT的构成的剖面图。
图27是表示现有RB-1GBT的构成的剖面图。
图28是表示现有IGBT的另一种构成的剖面图。
图29是表示图28中的IGBT的杂质浓度分布的特性图。
图30是表示现有半导体装置的制造期间的晶片剖面的剖面图。
图31是表示现有半导体装置的制造期间的晶片剖面的剖面图。
图32是表示现有半导体装置的制造期间的晶片剖面的剖面图。
【具体实施方式】
[0052]以下，参照附图对本发明涉及的半导体装置及半导体装置的制造方法的适宜实施方式详细地进行说明。在本说明书及附图中，冠以η或者ρ的层或区域分别表示电子或者空穴为多数载流子。另外，附在η或ρ后的+表示杂质浓度高于未附有+的层或区域，附在η或ρ后的-表示杂质浓度低于未附有-的层或区域。另外，在以下的实施方式的说明及附图中，对于相同的构成赋予相同的符号，并省略重复的说明。
[0053](第一实施方式)
以下，以图1所示的平面栅结构的场阻断型IGBT(FS-1GBT)为例，对第一实施方式涉及的半导体装置的构成进行说明。图1是表示第一实施方式涉及的半导体装置的构成的剖面图。如图1所示，第一实施方式涉及的半导体装置在η—型晶片上设有终端构造部26和活性区27，其中，终端构造部26用于缓和施加于η—漂移区的电场从而保持耐压，活性区27在半导体装置导通时流通有电流。
[0054]在rT型晶片，例如从背面侧起依次层叠有η—型FZ晶片(第I个第I导电型半导体区域)1、η场阻断区(第3个第I导电型半导体区域)3以及η—漂移区(第2个第I导电型半导体区域)2。图1中表示将η—型晶片切片而形成为芯片后的、从活性区27的一部分至芯片外周端部为止的剖面构造(图12中与此相同)。η场阻断区3设置于η_型FZ晶片I与η_漂移区2之间，并且设置在从活性区27到终端构造部26的整个范围内。η场阻断区3的平均杂质浓度优选为3.0X 115CnT3?2.0X 1016cm_3。
[0055]活性区27设置在芯片内周部A中，该芯片内周部A位于芯片外周部B的内侧且厚度小于芯片外周部B。终端构造部26设置在活性区27的外侧，并且将活性区27包围。终端构造部26既可以设置在从芯片外周部B到厚度小于芯片外周部B的芯片内周部A的整个范围内，也可以仅设置在芯片外周部B中。在n_型芯片的背面(n_型FZ晶片I的背面)设有沟槽25，该沟槽25从n_型芯片背面起贯穿n_漂移区2并到达η场阻断区3。由于设有该沟槽25，因而在芯片内周部A中未设有η_型FZ晶片I。
[0056]芯片内周部A的厚度ta为η漂移区2的厚度t2、芯片内周部A中的η场阻断区3的厚度t3a、以及下述ρ集电极区(第2导电型半导体区域)11的厚度til的总厚度，并且小于芯片外周部B的厚度tb。芯片内周部A中的η场阻断区3的厚度t3a优选为例如1.5μπι?10.0μπι。这是因为:当为了形成η场阻断区3而使用砷或者锑时，η场阻断区3的厚度为1.5 μ m?3.0 μ m,而在使用磷时,η场阻断区3的厚度为1.5 μ m?8.0 μ m。芯片外周部B的厚度tb为n_漂移区2的厚度t2、芯片外周部B中的η场阻断区3的厚度t3b、η型FZ晶片I的厚度tl、以及下述ρ集电极区11的厚度til的总厚度。
[0057]芯片外周部B的厚度tb例如优选大于80 μ m。其理由是:能够使n_型芯片作为维持FS-1GBT的机械强度的支撑体而发挥作用。沟槽25的深度也可以大于n_型FZ晶片I的厚度tl。芯片内周部A中的η场阻断区3的厚度t3a只要能够确保1.5 μ m?10.0 μ m的厚度，则其也可以小于芯片外周部B中的η场阻断区3的厚度t3b。
[0058]另外，通过设置沟槽25，从而在n_型芯片的背面，η场阻断区3从芯片内周部A露出，η_型FZ晶片I从芯片外周部B露出。ρ集电极区11设置在η_型芯片的整个背面上，并且与从η_型芯片的背面露出的η场阻断区3及η_型FZ晶片I连接。集电极电极(输出电极)12与ρ集电极区11连接。
[0059]芯片外周部B中的集电极电极12与η场阻断区3之间在芯片厚度方向上的第2距离xlb，大于芯片内周部A中的集电极电极12与η场阻断区3之间在芯片厚度方向上的第I距离xla。由此，能够减少关断时在终端构造部26中从ρ集电极区11注入n_漂移区2的载流子的注入量。第I距离Xla为P集电极区11的厚度til。第2距离Xlb为n_型FZ晶片I的厚度tl与ρ集电极区11的厚度til的总和。
[0060]芯片外周部B设置在从终端构造部26至芯片外周的切片线(未图示)为止的范围内。即，第一实施方式涉及的半导体装置的正面元件构造设置在芯片内周部A及芯片外周部B的整个范围内。所谓的正面元件构造是指:在活性区27中设置于n_型芯片的正面(n_漂移区2侧的面)上的FS-1GBT的元件构造、以及在终端构造部26中设置于n_型芯片的正面上的FS-1GBT的耐压构造。
[0061 ] 在活性区27中，在n_型芯片的正面上设有由MOS栅构造及发射极电极9等构成的FS-1GBT的元件构造，其中，MOS栅构造由ρ基极区4、η.发射极区5、ρ+基极接触区6、η空穴阻挡区10、栅极绝缘膜7以及栅电极8构成。利用MOS栅构造、发射极电极9、η—漂移区2、η场阻断区3、ρ集电极区11以及集电极电极12构成活性区27的晶胞(unit cell)。
[0062]具体来说，在η—型芯片的正面侧(η—漂移区2侧的面侧)的表面层上，选择性地设有P基极区4及η空穴阻挡区10。η空穴阻挡区10与ρ基极区4连接，并且将ρ基极区4的η场阻断区3侧覆盖。在ρ基极区4的内部，选择性地设有η+发射极区5及ρ+基极接触区6。η+发射极区5及ρ+基极接触区6从η_型芯片的正面露出。
[0063]ρ+基极接触区6与η+发射极区5连接，并且将η+发射极区5的η场阻断区3侧覆盖。在P基极区4的、夹在η—漂移区2与η+发射极区5之间的部分的表面上，隔着栅极绝缘膜7设有栅电极8。发射极电极9在η—型芯片的正面侧与ρ基极区4及η+发射极区5连接，从而将P基极区4与η+发射极区5短路。通过层间绝缘膜而使发射极电极9与栅电极8电绝缘。
[0064]在终端构造部26中，在η_型芯片的正面上设有FS-1GBT的耐压构造，该FS-1GBT的耐压构造由浮动的P区(场限环:FLR) 14、η.型区15、以及浮动的场板(FP) 16、17构成。具体来说，在η_型芯片的正面侧OT漂移区2侧)的表面层上，选择性地设有多个FLR14和η+型区15。
[0065]η+型区15以与FLR14分离的方式设置在芯片外周端部。在η_型芯片的正面上设有多个FP16。各FP16分别经由设置于FLR14的内部的ρ+高浓度区而与FLR14连接。另外，在η_型芯片的正面上设有与η+型区15连接的FP17。FP16、17分别通过层间绝缘膜13而被绝缘。
[0066]接着，以制造例如耐压级别为400V的FS-1GBT的情况为例，对第一实施方式涉及的半导体装置的制造方法进行说明。图2?图11是表示第一实施方式涉及的半导体装置的制造期间的状态的剖面图。图2?图11表示形成于η_型晶片上的多个元件中的一个元件的活性区27的一部分至终端构造部26为止的剖面构造(以下，图13?图25中与此相同)。首先，如图2所示，准备通过例如浮区(FZ)法制造的η_型FZ晶片I。
[0067]接着，通过热氧化法在η_型FZ晶片I的正面上形成例如30nm厚的屏蔽氧化膜21。接着，经由屏蔽氧化膜21向rT型FZ晶片I的正面注入例如砷(As:Arsenic)离子或者锑(Sb=Antimony)离子等的η型杂质离子。在该离子注入时，例如也可以将剂量设为
1.0X 112CnT2 ?3.0X 1012cm_2，将加速能量设为 10keV。
[0068]接着，如图3所示，在例如氮(N)气氛下以900°C的温度进行30分钟热退火处理(热扩散处理)，从而在n_型FZ晶片I正面的表面层上形成η场阻断区3。通过用于形成η场阻断区3的热退火处理,能够防止rT型FZ晶片I表面的表面形态(morphology)恶化。接着，除去屏蔽氧化膜21。
[0069]接着，如图4所示，在η场阻断区3上沉积η_型外延生长层，该η_型外延生长层中掺杂有例如磷(P)等的η型杂质。该η_型外延生长层成为η_漂移区2。η_漂移区2被形成为例如厚度t2为45 μ m左右、电阻率为13 Ω.cm?20 Ω.cm。
[0070]通过在η场阻断区3上沉积η_漂移区2，从而制成依次层叠有η_型FZ晶片1、η场阻断区3以及η—漂移区2的η—型晶片。在形成η—漂移区2的过程中，η场阻断区3被进一步热扩散(主扩散)。由此，η场阻断区3的扩散深度比形成η_漂移区2之前更深。
[0071]接着，如图5所示，通过常用方法在η_型晶片的正面(η_漂移区2的与η场阻断区3侧相反侧的面)上形成FS-1GBT的正面元件构造。FS-1GBT的正面元件构造是指形成于活性区27中的元件构造及形成于终端构造部26中的耐压构造，其中，上述元件构造由MOS栅构造和发射极电极9构成,该MOS栅构造由ρ基极区4、η+发射极区5、ρ+基极接触区6、η空穴阻挡区10、栅极绝缘膜7以及栅电极8构成，上述耐压构造由FLR14、n+型区15、FP16、17构成。
[0072]通过形成FS-1GBT的正面元件构造时的热预算(热历史)，而使η场阻断区3进一步被热扩散。由此，η场阻断区3的厚度成为例如制成FS-1GBT后的芯片外周部B中的η场阻断区3的厚度t3b。图5中以正面朝向下侧的状态图示η—型晶片，但是，η—型晶片的主面方向能够根据制造工序而进行各种变更。
[0073]接着，在η_型晶片的正面上，以将发射极电极9及FP17覆盖的方式形成由聚酰亚胺膜或者氮化膜构成的钝化层(未图示)。接着，通过蚀刻在钝化层上形成开口而使FS-1GBT的电极区域露出，从而形成电极焊盘区(未图示)。接着，如图6所示，在η—型晶片的整个正面上涂敷保护抗蚀剂，并使该保护抗蚀剂改性固化，从而形成保护FS-1GBT的正面元件构造的保护抗蚀层22。接着，在η_型晶片的被保护抗蚀层22覆盖的正面上贴上背磨胶带(BG胶带)23。
[0074]接着，如图7所示，在同样地对η_型晶片的背面(η_型FZ晶片I的背面)进行研磨，直到η_型晶片的厚度到达例如120 μ m左右为止，然后进一步对η_型晶片的背面进行接触抛光(touch polish)从而进行镜面加工。接着，如图8所示,剥掉BG胶带,并对n_型晶片进行清洗。接着，对η—型晶片的背面进行蚀刻，将η—型晶片的厚度减小例如5 μ m?20 μ m左右。由此，n_型晶片的厚度变为制成FS-1GBT后的芯片外周部B的厚度tb。接着，在n_型晶片的背面形成具有开口部的抗蚀剂掩模24，其中，该开口部使从终端构造部26的一部分到活性区27中的η—型晶片的背面露出。
[0075]接着，如图9所示，将抗蚀剂掩模24作为掩模进行例如湿式的各向异性蚀刻，从而形成贯穿η_型FZ晶片I并到达η场阻断区3的沟槽25。沟槽25的剖面形状呈例如底部宽度小于开口侧宽度的梯形。用于形成沟槽25的蚀刻中所使用的溶液的主要成分可以是例如四甲基氢氧化铵(TMAH)溶液。通过形成该沟槽25，成为η_型FZ晶片I和η场阻断区3从η—型晶片的背面露出的状态。
[0076]另外，通过形成沟槽25而使从抗蚀剂掩模24的开口部露出部分的η场阻断区3的厚度t3a变为1.5 μ m?10.0ym,小于被抗蚀剂掩模24覆盖部分的η场阻断区3的厚度t3b。由此，从抗蚀剂掩模24的开口部露出部分的n_型晶片的厚度变为制成FS-1GBT后的芯片内周部A的厚度ta。由此，在n_型晶片的、制成FS-1GBT后成为n_型芯片的每个区域内都形成有厚度小于芯片外周部B的芯片内周部A。
[0077]接着，除去抗蚀剂掩模24，并对η—型晶片的背面进行清洗。接着，如图10所示，向η_型晶片的整个背面、即η_型晶片的背面、从沟槽25的侧壁露出的η_型FZ晶片I的表面、以及从沟槽25的侧壁及底面露出的η场阻断区3的表面注入硼(B =Boron)离子等的ρ型杂质离子。在该离子注入时，例如可以将剂量设为5.0X 112CnT2?1.5Χ 1013cm_2，将加速能量设为30keV?60keV。
[0078]接着，通过激光退火处理而将离子注入到n_型晶片的整个背面中的P型杂质激活，从而在从n_型晶片背面露出的n_型FZ晶片I的表面层及η场阻断区3的表面层上形成P集电极区11。该激光退火处理例如可以利用波长为532nm的YAG激光,并以1.0J/cm2?
2.0J/cm2的能量密度进行。接着，在将形成于n_型晶片正面上的保护抗蚀层22剥离之后，在n_型晶片的整个背面上沉积金属电极材料。
[0079]接着，在例如氢⑶气氛下以180°C?330°C的温度对沉积在n_型晶片的整个背面上的金属电极材料进行金属退火，从而形成集电极电极12。集电极电极12被形成为:集电极电极12与η场阻断区3之间在芯片厚度方向上的距离在芯片外周部B中大于在制成FS-1GBT后的芯片内周部A(第2距离xlb >第I距离xla)中。然后，如图11所示，沿着切片线29对η_型晶片进行切片，从而将其切割形成为多个芯片，每个芯片中都形成有FS-1GBT的正面元件构造28。由此，制成图1所示的FS-1GBT。
[0080]如以上所说明，在第一实施方式中，通过在η_型FZ晶片的形成有η场阻断区的正面上沉积η_漂移区，并在成为η_型芯片的每个区域内从η_漂移区侧形成沟槽，从而能够在成为η_型芯片的每个区域中使芯片外周部的厚度大于芯片内周部的厚度。由此，能够使集中于η_型晶片的应力分散，从而能够保持η_型晶片的机械强度。另外，通过使芯片外周部的厚度大于芯片内周部的厚度，并且使集电极电极与η场阻断区之间在芯片厚度方向上的距离在端部构造部中大于在活性区中，从而与终端构造部及活性区的整个范围内的芯片厚度均匀的半导体装置相比，能够减少终端构造部中从P集电极区注入的载流子的量。因此，在大电流被切断时，导致终端构造部损坏的危险性进一步降低，从而容易确保元件的反偏安全工作区(RBSOA)。
[0081]另外，在第一实施方式中，通过在η—型晶片的背面(η—漂移区侧的面)上形成沟槽，而使成为η_型芯片的每个区域中的芯片外周部的厚度大于芯片内周部的厚度，从而与仅使晶片外周部的厚度大于晶片中央部的现有加强晶片(rib wafer)相比，能够减小活性区中的芯片厚度。另外，通过形成深度从n_型晶片的背面到达η场阻断区的沟槽，能够进一步减小芯片内周部的厚度。由此，在制造例如耐压级别为600V以下的低耐压IGBT时，能够将η_漂移区的厚度形成为为了实现所希望的耐压而在设计上所需的理想厚度。因此，能够提供具有设计上可得到的最佳电气特性的半导体装置及半导体装置的制造方法。
[0082]另外，在第一实施方式中，通过使成为η_型芯片的每个区域中的芯片外周部的厚度大于芯片内周部的厚度，从而在例如切片前对于η_型晶片进行的电气特性试验中，设置于活性区中的P集电极区或者集电极电极等不会与放置η—型晶片的支撑台接触。由此，能够防止元件耐压降低、漏电流增大、以及反向耐压特性劣化。
[0083]另外，在第一实施方式中，由于能够将活性区中的芯片厚度减小至为了实现所希望的耐压而在设计上所需的理想厚度，因此，能够改善元件的导通损耗与开关损耗的折衷关系(trade-off relat1nship)。由此,能够减少导通损耗及开关损耗。
[0084](第二实施方式)
以下，对于第二实施方式涉及的半导体装置进行说明。图12是表示第二实施方式涉及的半导体装置的构成的剖面图。第二实施方式涉及的半导体装置被设置为:设置于η—型晶片的背面上的沟槽35未到达η场阻断区3，这一点与第一实施方式涉及的半导体装置不同。BP, P集电极区11在从终端构造部26到活性区27的整个范围内都仅与η_型FZ晶片I连接。
[0085]芯片内周部A中的ρ集电极区11与η场阻断区3之间在芯片厚度方向上的第3距离x2a，小于芯片外周部B中的ρ集电极区11与η场阻断区3之间在芯片厚度方向上的第4距离x2b。第3距离x2a可以根据进行蚀刻的工序能力而设为任意厚度，但是，优选为例如1.0 μ m以上。由此，与在从终端构造部26到活性区27的整个范围内、n_型芯片的厚度均匀的FS-1GBT相比，能够减少关断时在终端构造部26中从ρ集电极区11注入n_漂移区2的载流子的注入量。另外，由于蚀刻未到达η场阻断区3，因此，与第一实施方式相比，能够更加正确地控制η场阻断区3的厚度和杂质浓度。
[0086]第3距离x2a是芯片内周部A中的rT型FZ晶片I的厚度tla。第4距离x2b是芯片外周部B中的n_型FZ晶片I的厚度tl。芯片内周部A的厚度ta为n_漂移区2的厚度t2、η场阻断区3的厚度t3、芯片内周部A中的n_型FZ晶片I的厚度tla、以及ρ集电极区11的厚度til的总厚度。第二实施方式涉及的半导体装置的沟槽35以外的其他构成与第一实施方式涉及的半导体装置相同。
[0087]接着，以制造例如耐压级别为400V的FS-1GBT的情况为例，对第二实施方式涉及的半导体装置的制造方法进行说明。图13、图14是表示第二实施方式涉及的半导体装置的制造期间的状态的剖面图。首先，如图2?图8所示，与第一实施方式同样地制造n_型晶片，并进行从FS-1GBT的正面元件构造的形成工序至薄板化工序为止的工序，其中，该薄板化工序是指将n_型晶片的厚度整体减小至制成FS-1GBT后的芯片外周部B的厚度tb的工序。但是，在图3的η场阻断区3的形成工序中，也可以使η场阻断区3的厚度小于第一实施方式，并且在图4的工序后变为1.5 μ m?3.0 μ m。
[0088]接着，如图13所示，与第一实施方式同样地，以抗蚀剂掩模24作为掩模进行蚀刻，从而形成深度小于n_型FZ晶片I的厚度的沟槽35。由此，在制成FS-1GBT后成为n_型芯片的每个区域内，都形成有厚度小于芯片外周部B的芯片内周部A。另外，芯片内周部A中的n_型FZ晶片I的厚度tla小于芯片外周部B中的n_型FZ晶片I的厚度tl。用于形成沟槽35的蚀刻条件与第一实施方式相同。接着，除去抗蚀剂掩模24，并对η—型晶片的背面进行清洗。
[0089]接着，如图14所示，向η_型晶片的整个背面、即η_型晶片的背面、从沟槽35的侧壁及底面露出的η—型FZ晶片I的表面注入硼离子等的ρ型杂质离子。该离子注入条件与第一实施方式相同。接着，对η_型晶片的整个背面进行激光退火处理，从而形成与η_型FZ晶片I相接的P集电极区11。该激光退火处理条件与第一实施方式相同。然后，与第一实施方式同样地进行集电极电极12的形成工序以后的工序,从而制成图12所示的FS-1GBT。
[0090]如以上所说明，在第二实施方式中，能够得到与第一实施方式相同的效果。另外，在第二实施方式中，通过在η—型晶片的背面形成未到达η场阻断区的沟槽，从而能够减少因为形成沟槽时的工艺波动(process variat1n)而引起的活性区中的η场阻断区的厚度、或者η场阻断区的总剂量(将η场阻断区的剂量在厚度方向上积分后的剂量)的波动。由此，能够提高形成η场阻断区时的控制精度。因此，能够使元件的电气特性在容许变动范围内，从而能够减少场阻断效果或者集电极注入效率的变动。
[0091](第三实施方式)
以下，以制造耐压级别为400V的FS-1GBT的情况为例，对第三实施方式涉及的半导体装置的制造方法进行说明。图15、图16是表示第三实施方式涉及的半导体装置的制造期间的状态的剖面图。在第三实施方式涉及的半导体装置的制造方法中，使用厚度大于第一实施方式的η_型FZ晶片41，并通过质子(H+)注入43以及用于将质子施主化的热退火处理而形成η场阻断区3，这一点与第一实施方式涉及的半导体装置的制造方法不同。
[0092]具体来说，首先如图15所示，准备例如厚度大于制成FS-1GBT后的芯片外周部B的厚度tb的n_型FZ晶片41。具体来说，n_型FZ晶片41的厚度例如可以为500 μ m左右。rT型FZ晶片41的电阻率例如可以为13 Ω.cm?20 Ω.cm。rT型FZ晶片41的直径例如可以为6英寸。接着，如图16所示，通过常用方法在η_型FZ晶片41的正面上形成FS-1GBT的正面元件构造。接着，与第一实施方式同样地，在η_型晶片的正面上形成钝化层(未图示)，并在钝化层上形成开口，从而形成电极焊盘区(未图示)。
[0093]接着，从η型FZ晶片41的背面注入质子(质子注入43),从而在η型FZ晶片41的规定深度处形成具有基于质子的杂质态的区域42 (在图16中利用X表示。在图17?图21、图25中与此相同)。优选以η_漂移区2与η场阻断区3的边界位于距离η_型FZ晶片41的正面40 μ m左右的深度处的方式进行该质子注入43。另外，在该离子注入43时，例如可以将n_型FZ晶片41的规定深度处的质子的总剂量设为5.0X 113CnT2?5.0 X 1014cm_2，将加速能量设为7MeV?8MeV。另外，质子注入43以上述范围内的加速能量进行一次或者多次，并且按照n_型FZ晶片41的规定深度处的质子的总剂量在上述范围内的方式进行。
[0094]接着，在例如氢气氛下以330°C?370°C的温度进行30分钟?60分钟的热退火处理，从而将形成于n_型FZ晶片41内部的质子激活(施主化)。由此，在n_型FZ晶片41的规定深度处，形成厚度为10 μ m左右且质子被施主化的η场阻断区3。然后，通过η场阻断区3将η_型FZ晶片41分割，从而如图6所示，与第一实施方式同样地，以将η场阻断区3夹在中间的方式形成两个η—型区。η场阻断区3的平均杂质浓度优选为1.0X 115CnT3?1.0Χ 116Cm 3O
[0095]以将η场阻断区3夹在中间的方式形成的两个η_型区中的、形成有FS-1GBT的正面元件构造的η_型区为η_漂移区2。接着，如图6?图11所示，与第一实施方式同样地，在η_型FZ晶片41的整个正面上形成保护抗蚀层22并贴上BG胶带23，然后进行η_型FZ晶片41的薄板化工序以后的工序，从而制成图1所示的FS-1GBT。在图1、图6?图11中，以符号I表示η_型FZ晶片41 (以下，在图12?图14中与此相同)。
[0096]另外，通过与第二实施方式同样地形成沟槽35来取代形成沟槽25，从而能够制成图12所示的FS-1GBT。
[0097]如以上所说明，在第三实施方式中，能够得到与第一、第二实施方式相同的效果。另外，在第三实施方式中，由于激活质子所需的热退火温度低至350°C左右，因此，能够防止对于在进行用于激活质子的热退火处理之前形成的正面元件构造的金属电极造成不良影响。另外，在第三实施方式中，由于是在整体或者选择性地减小n_型FZ晶片的厚度之前向n_型FZ晶片注入质子从而形成η场阻断区，因此，能够降低η_型FZ晶片破裂的危险。另夕卜，在第三实施方式中，由于是在与其他热退火处理不同的时间进行激活(施主化)质子的热退火处理，因此，能够以最适于激活质子的条件进行用于激活质子的热退火处理。
[0098]另外，在第三实施方式中，通过以在芯片内周部中残留有η_型FZ晶片的方式形成沟槽，从而即使在芯片内周部，η_型FZ晶片中的硅溶解深度也未到达η场阻断区，其中，该硅溶解是通过为了形成P集电极区而在晶片背面实施的激光退火而引起的。因此，能够防止将质子施主化而形成的η场阻断区完全晶化。因此，能够将η场阻断区形成为所希望的η型杂质浓度。
[0099](第四实施方式)
以下，以制造耐压级别为400V的FS-1GBT的情况为例，对第四实施方式涉及的半导体装置的制造方法进行说明。图17?图21是表示第四实施方式涉及的半导体装置的制造期间的状态的剖面图。在第四实施方式涉及的半导体装置的制造方法中，通过一次热退火处理而形成P集电极区11及η场阻断区3，这一点与第三实施方式涉及的半导体装置的制造方法不同。
[0100]具体来说，首先如图15、图16所示，与第三实施方式同样地准备η_型FZ晶片41，并依次进行FS-1GBT的正面元件构造的形成工序及质子注入43工序。接着，如图17?图21所示，依次进行在η_型晶片的被保护抗蚀层22覆盖的正面上贴上BG胶带23的工序、η_型FZ晶片41的薄板化工序、沟槽25的形成工序、以及用于形成ρ集电极区11的ρ型杂质离子的注入工序。图17?图21所示的上述工序通过例如与第一实施方式中的相同工序(图6?图10)相同的方法进行。
[0101]接着，将形成于η_型晶片正面上的保护抗蚀层22剥离，并对η_型FZ晶片41进行清洗。接着，进行用于激活注入到η_型FZ晶片41中的质子及ρ型杂质的热退火处理。该热退火处理条件与例如第三实施方式中为了激活质子而进行的热退火处理相同。通过这一次热退火处理，同时形成η场阻断区3及ρ集电极区11。接着，通过与第一实施方式同样地进行集电极电极12的形成工序以后的工序，从而制成图1所示的FS-1GBT。
[0102]另外，通过与第二实施方式同样地形成沟槽35来取代形成沟槽25，从而能够制成图12所示的FS-1GBT。
[0103]如以上所说明，在第四实施方式中，能够得到与第三实施方式相同的效果。另外，在第四实施方式中，由于能通过一次热退火处理而形成P集电极区和η场阻断区，因而能够简化制造工序。
[0104](第五实施方式)
以下，以制造耐压级别为400V的FS-1GBT的情况为例，对第五实施方式涉及的半导体装置的制造方法进行说明。图22?图25是表示第五实施方式涉及的半导体装置的制造期间的状态的剖面图。在第五实施方式涉及的半导体装置的制造方法中，在将η_型FZ晶片41薄板化之后进行用于形成η场阻断区3的质子注入44，这一点与第四实施方式涉及的半导体装置的制造方法不同。
[0105]具体来说，首先如图22所示，与第三实施方式同样地准备η_型FZ晶片41，并在n_型FZ晶片41的正面上形成FS-1GBT的正面元件构造。接着，如图23所示，在n_型FZ晶片41的整个正面上形成保护抗蚀层22，并在n_型FZ晶片41的被保护抗蚀层22覆盖的正面上贴上BG胶带23。接着，如图24所示，对n_型FZ晶片41的背面进行磨削，从而将n_型FZ晶片41薄板化。图22?图24所示的工序通过例如与第一实施方式中的相同工序(图5?图7)相同的方法进行。
[0106]接着，如图25所示，从n_型FZ晶片41的背面注入质子(质子注入44)，从而在n_型FZ晶片41的规定深度处形成具有基于质子的杂质态的区域42。通过质子注入44注入到n_型FZ晶片41的规定深度处的质子的总剂量例如与第三实施方式相同。另外，质子注入44的加速能量可以低于第三实施方式中的质子注入43，例如可以设为1.6MeV?2.5MeV。
[0107]质子注入44的加速能量可以低于第三实施方式的质子注入43的加速能量的理由在于:进行质子注入44的n_型FZ晶片41的厚度通过薄板化而变得小于第三实施方式涉及的半导体装置的制造方法中的n_型FZ晶片。质子注入44以上述范围内的加速能量进行一次或者多次，并且按照n_型FZ晶片41的规定深度处的质子的总剂量在上述范围内的方式进行。η场阻断区3的厚度为3.0ym左右。η场阻断区3的平均杂质浓度优选为1.0Χ 115Cm 3 ?1.0X 116Cm 3。
[0108]接着，如图19?图21所示，与第四实施方式同样地进行沟槽25的形成工序、用于形成P集电极区11的P型杂质离子的注入工序、以及用于同时激活注入到η—型FZ晶片41中的质子及ρ型杂质的热退火处理。由此，形成η场阻断区3及ρ集电极区11。然后，与第一实施方式同样地进行集电极电极12的形成工序以后的工序，从而制成图1所示的FS-1GBT。
[0109]另外，通过与第二实施方式同样地形成沟槽35来取代形成沟槽25，从而能够制成图12所示的FS-1GBT。
[0110]如以上所说明，在第五实施方式中，能够得到与第三、第四实施方式相同的效果。另外，在第五实施方式中，通过向薄板化后的η_型FZ晶片注入质子，从而与向薄板化前的η_型FZ晶片注入质子时相比，能够降低质子注入的加速能量。因此，能够减少通过质子注入而残留在η_型FZ晶片内的残留缺陷。另外，在第五实施方式中，能够在通过薄板化减少η_型FZ晶片背面的起伏后向η_型FZ晶片背面注入质子。因此，能够以均匀的厚度形成η场阻断区。
[0111](第六实施方式)
以下，以制造耐压级别为400V的FS-1GBT的情况为例，对第六实施方式涉及的半导体装置的制造方法进行说明。在第六实施方式涉及的半导体装置的制造方法中，在与其他热退火处理不同的时刻进行激活质子的热退火处理，这一点与第五实施方式涉及的半导体装置的制造方法不同。
[0112]具体来说，准备η_型FZ晶片41，并与第五实施方式同样地依次进行从FS-1GBT的正面元件构造的形成工序至用于形成P集电极区11的P型杂质离子的注入工序的工序。接着，与第一实施方式同样地，通过激光退火处理而将离子注入到η_型FZ晶片41的背面以及沟槽25的侧壁及底面上的ρ型杂质激活，从而形成P集电极区11。
[0113]接着，剥掉形成于η_型FZ晶片41正面上的保护抗蚀层22，并对η_型FZ晶片41进行清洗。接着，与第三实施方式同样地，进行用于激活注入到η_型FZ晶片41中的质子的热退火处理，从而形成η场阻断区3。然后，与第一实施方式同样地进行集电极电极12的形成工序以后的工序，从而制成图1所示的FS-1GBT。
[0114]另外，通过与第二实施方式同样地形成沟槽35来取代形成沟槽25，从而能够制成图12所示的FS-1GBT。另外，也可以将第六实施方式涉及的半导体装置的制造方法适用于第四实施方式涉及的半导体装置的制造方法中。
[0115]如以上所说明，在第六实施方式中，能够得到与第五实施方式相同的效果。另外，在第六实施方式中，由于是在与其他热退火处理不同的时间进行激活质子的热退火处理，因此，能够以最佳的条件进行用于激活质子的热退火处理。另外，在第六实施方式中，通过在将η_型FZ晶片薄板化之后进行激活质子的热退火处理，从而能够减少残留在η_型FZ晶片中的热历史。因此，与在η_型FZ晶片的薄板化之前进行激活质子的热退火处理时相比，能够减少η_型FZ晶片上的翘曲。在利用质子形成η场阻断区的情况下，能够容易地将厚度形成为3.0 μ m?10.0 μ m。
[0116]本发明并不限于以上所述的实施方式，也能够适用于各种元件构造的半导体装置中。具体来说，在各实施方式中，以平面栅构造的IGBT为例进行了说明，但是，也可以适用于例如槽栅构造的半导体装置。另外，在各实施方式中，将第I导电型设为P型、第2导电型设为η型，但是，即使将第I导电型设为η型、第2导电型设为ρ型，本发明也同样成立。
工业上的实用性
[0117]如上所述，本发明涉及的半导体装置及半导体装置的制造方法对于形成于薄板化后的晶片上的低耐压半导体装置有效。具体来说，例如本发明涉及的半导体装置及半导体装置的制造方法有益于提高PDP或者频闪放电管等的脉冲电源中所使用的耐压级别为600V以下的低耐压半导体装置、或者AC输入电压为200V的工业用功率转换器的效率。进而，本发明涉及的半导体装置及半导体装置的制造方法有益于提高驱动电动汽车中的电动机的变频器的效率。
标号说明
[0118]I rT 型 FZ 晶片
2n_漂移区
3η场阻断区
4ρ基极区
5η+发射极区
6P+基极接触区
7栅极绝缘膜
8栅电极
9发射极电极
10η空穴阻挡区
11P集电极区 12集电极电极 13层间绝缘膜 14场限环(FLR)
15 η+型区16、17 场板(FP)
26终端构造部27活性区A 芯片内周部B 芯片外周部
xla芯片内周部处的集电极电极与η场阻断区之间的第I距离
xlb芯片外周部处的集电极电极与η场阻断区之间的第2距离
tl n_型FZ晶片的厚度
t2 η—漂移区的厚度
t3a芯片内周部处的η场阻断区的厚度
t3b芯片外周部处的η场阻断区的厚度
til P集电极区的厚度
【权利要求】
1.一种半导体装置，其特征在于，具备: 第I导电型芯片，其由第I个第I导电型半导体区域、第2个第I导电型半导体区域以及第3个第I导电型半导体区域构成，其中，所述第3个第I导电型半导体区域设置于所述第I个第I导电型半导体区域与所述第2个第I导电型半导体区域之间，并且电阻率低于所述第2个第I导电型半导体区域； 沟槽，其贯穿所述第I个第I导电型半导体区域并到达所述第3个第I导电型半导体区域； 活性区，其设置于所述第I导电型芯片的内周部中，其中，通过形成所述沟槽而使所述第I导电型芯片的内周部的厚度小于外周部； 终端构造部，其设置于所述第I导电型芯片的外周部上并用于保持耐压； 第2导电型半导体区域，其与所述第3个第I导电型半导体区域及所述第I个第I导电型半导体区域连接；以及 输出电极，其与所述第2导电型半导体区域连接， 所述输出电极与所述第3个第I导电型半导体区域在所述第I导电型芯片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
2.—种半导体装置，其特征在于，具备: 第I导电型芯片，其由第I个第I导电型半导体区域、第2个第I导电型半导体区域以及第3个第I导电型半导体区域构成，其中，所述第3个第I导电型半导体区域设置于所述第I个第I导电型半导体区域与所述第2个第I导电型半导体区域之间，并且电阻率低于所述第2个第I导电型半导体区域； 沟槽，其从所述第I导电型芯片的所述第I个第I导电型半导体区域侧的面以小于所述第I个第I导电型半导体区域的厚度的深度来设置； 活性区，其设置于所述第I导电型芯片的内周部中，其中，通过形成所述沟槽而使所述第I导电型芯片的内周部的厚度小于外周部； 终端构造部，其设置于所述第I导电型芯片的外周部上并用于保持耐压； 第2导电型半导体区域，其与所述第3个第I导电型半导体区域及所述第I个第I导电型半导体区域连接；以及 输出电极，其与所述第2导电型半导体区域连接， 所述第2导电型半导体区域与所述第3个第I导电型半导体区域在所述第I导电型芯片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
3.根据权利要求2所述的半导体装置，其特征在于，所述第3个第I导电型半导体区域的厚度为1.5 μ m以上且10.0 μ m以下。
4.根据权利要求1所述的半导体装置，其特征在于，所述第3个第I导电型半导体区域的平均杂质浓度为3.0X 115CnT3?2.0X 1016cnT3。
5.根据权利要求1所述的半导体装置，其特征在于，所述第2个第I导电型半导体区域是沉积在所述第3个第I导电型半导体区域上的外延生长层。
6.根据权利要求1所述的半导体装置，其特征在于，所述第3个第I导电型半导体区域是将导入所述第I导电型芯片中的质子施主化而形成的区域。
7.根据权利要求1所述的半导体装置，其特征在于，所述第2个第I导电型半导体区域的电阻率与所述第I个第I导电型半导体区域的电阻率相等。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，所述第I导电型芯片的外周部的厚度大于80 μ m。
9.一种半导体装置的制造方法，其中，所述半导体装置设有终端构造部和活性区，所述终端构造部设置于第I导电型芯片的外周部中且用于保持耐压，所述活性区设置于所述第I导电型芯片的厚度小于外周部的内周部中， 所述半导体装置的制造方法的特征在于，包括: 第I工序，在第I导电型晶片的规定深度处，形成电阻率低于所述第I导电型晶片的第I导电型半导体区域； 第2工序，形成从所述第I导电型晶片的背面到达所述第I导电型半导体区域的沟槽，从而使成为所述第I导电型芯片的区域的内周部的厚度小于外周部的厚度； 第3工序，沿着所述第I导电型晶片的背面及所述沟槽的内壁形成第2导电型半导体区域；以及 第4工序，在所述第2导电型半导体区域上形成输出电极，使得所述输出电极与所述第I导电型半导体区域在所述第I导电型晶片的厚度方向上的距离在所述终端构造部中大于在所述活性区中。
10.一种半导体装置的制造方法，其中，所述半导体装置设有终端构造部和活性区，所述终端构造部设置于第I导电型芯片的外周部中且用于保持耐压，所述活性区设置于所述第I导电型芯片的厚度小于外周部的内周部中， 所述半导体装置的制造方法的特征在于，包括: 第I工序，在第I导电型晶片的规定深度处，形成电阻率低于所述第I导电型晶片的第I导电型半导体区域； 第2工序，在所述第I导电型晶片的背面形成沟槽，使成为所述第I导电型芯片的区域的内周部的厚度小于外周部的厚度，其中，所述沟槽的深度小于从所述第I导电型晶片的背面至所述第I导电型半导体区域的在所述第I导电型晶片的深度方向上的厚度； 第3工序，沿着所述第I导电型晶片的背面及所述沟槽的内壁形成第2导电型半导体区域，使得所述第2导电型半导体区域与所述第I导电型半导体区域在所述第I导电型晶片的厚度方向上的距离在所述终端构造部中大于在所述活性区中； 第4工序，在所述第2导电型半导体区域上形成输出电极。
11.根据权利要求9或者10所述的半导体装置的制造方法，其特征在于，在所述第I工序中，通过第I形成工序和第2形成工序而形成所述第I导电型晶片， 在所述第I形成工序中，在第I导电型支撑晶片的正面上，形成电阻率低于所述第I导电型支撑晶片的所述第I导电型半导体区域； 在所述第2形成工序中，在所述第I导电型半导体区域上，沉积电阻率高于所述第I导电型半导体区域的第I导电型外延生长层。
12.根据权利要求9或者10所述的半导体装置的制造方法，其特征在于，所述第I工序包括: 第I注入工序，从所述第I导电型晶片的背面注入质子；以及 第I热退火工序，通过热退火而将注入到所述第I导电型晶片中的质子激活，在所述第I导电型晶片的规定深度处形成所述第I导电型半导体区域。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于， 所述制造方法还包括薄板化工序，即，在所述第I注入工序之前，对所述第I导电型晶片的背面进行磨削，从而减小所述第I导电型晶片的厚度， 在所述第I注入工序中，以加速能量在1.6MeV?2.5MeV的范围内、所述第I导电型半导体区域的总剂量在5.0X 113CnT2?5.0X 114CnT2的范围内的方式注入质子。
14.根据权利要求12所述的半导体装置的制造方法，其特征在于， 所述制造方法还包括薄板化工序，即，在所述第I注入工序之后，对于所述第I导电型晶片的背面进行磨削，从而减小所述第I导电型晶片的厚度， 在所述第I注入工序中，以加速能量在7.0MeV?8.0MeV的范围内、所述第I导电型半导体区域的总剂量在5.0X 113CnT2?5.0X 114CnT2的范围内的方式注入质子。
15.根据权利要求9或10所述的半导体装置的制造方法，其特征在于，在所述第2工序中，通过湿式蚀刻形成所述沟槽。
【文档编号】H01L29/06GK104285298SQ201280073164
【公开日】2015年1月14日 申请日期:2012年9月13日 优先权日:2012年9月13日
【发明者】鲁鸿飞 申请人:富士电机株式会社