专利名称：芯片尺寸封装结构及其芯片尺寸封装方法
技术领域：
本发明关于一种芯片尺寸封装结构及其芯片尺寸封装方法；更具体而言，本发明关于一种通过后端输出与外部电路耦合的芯片尺寸封装结构及其芯片尺寸封装方法。
背景技术：
对于半导体产业而言，封装与测试被归类为后段工序，其中封装作业主要用以提供产品保护、散热、以及导通电路等功能。传统的封装作业是利用塑胶、陶磁、或金属等材料，对自圆片(Wafer)切割后的芯片(chip)进行封装，以保护芯片避免受到外界污染，并实现芯片与电子系统之间的电性连接、实体支撑以及散热等效果。随着科技的进步，芯片也朝多元化方向发展，而在市场需求下，亦发展出许多不同的封装技术。然而，因应电子产品朝向轻薄短小以及高性能的发展趋势，传统封装技术因无法迎合现有电子产品的蜕变，而逐渐被新型封装技术所取代。在新型封装技术中，芯片尺寸封装(Chip Size Package ;CSP)因具有尺寸小及成本低的潜在优势，已逐渐成为半导体封装产业的一主要封装技术。尽管芯片尺寸封装具有相当吸引人的特点，但在技术层面上仍具有努力空间。举例而言，由于芯片尺寸封装必须满足封装完毕后所占的面积小于裸芯面积的120%的条件，故造成芯片与外部电路之间的耦合困难度相对增加。为了克服上述问题，传统的芯片尺寸封装通过形成一重布线路层于芯片的主动面上，使得芯片上的连接垫得以通过该重布线路层耦合至外部电路，藉以简化芯片与外部电路之间的耦合复杂度。然而，随着芯片的微小化，设置重布线路层于芯片上越趋困难。因此，针对个别芯片个别设置一重布线路层，若需兼顾厚度上的考量，则因须分别在芯片的主动面及非主动面上施做相关工序而产生额外工序上的成本负担。有鉴于此，如何改善传统的芯片尺寸封装存有芯片与外部电路之间的耦合困难度过高的问题，实为业界亟需努力的目标。
发明内容
本发明的目的在于提供一种芯片尺寸封装结构及其芯片尺寸封装方法。具体而言，本发明的芯片尺寸封装方法通过直接接合具有多个外部连接垫的一基底至一圆片的一底面，使得该圆片的一顶面的多个芯片的多个连接垫可藉由该基底的这些外部连接垫耦合至外部电路。由于该基底的工序容易，且该芯片的这些连接垫与该基底的这些外部连接垫之间的耦合困难度低，使本发明的芯片尺寸封装结构及其芯片尺寸封装方法已有效简化芯片与外部电路之间的耦合困难度。 另一方面，由于该芯片的这些连接垫是通过该基底的这些外部连接垫耦合至外部电路，故在该圆片的该底面直接接合至该基底之前，该圆片的该底面可先行进行研磨，使该圆片的厚度可研磨的更加轻薄。此外，由于多了一层基底的保护，在切割该圆片为这些芯片时，亦可减少崩裂的发生机率，使提升产品良率以及降低制造成本。
为达上述目的，本发明提供了一种芯片尺寸封装方法。该芯片尺寸封装方法包含下列步骤:(a)研磨一圆片的一底面；(b)设置一基底的一底面于一载具；(c)通过一粘着层接合该已研磨圆片的该底面至该基底的一顶面；(d)分离该基底；(e)稱合该已研磨圆片的多个连接垫至该基底的多个外部连接垫,其中这些连接垫形成于该已研磨圆片的一顶面，且这些外部连接垫形成于该基底的一底面；以及(f)切割该已研磨圆片及该基底为多个芯片尺寸封装结构。为达上述目的，本发明更提供了一种芯片尺寸封装结构。该芯片尺寸封装结构包含一芯片、一基底及一粘着层。该芯片包含多个连接垫，其中这些连接垫形成于该芯片的一顶面。该基底包含多个外部连接垫，其中这些外部连接垫形成于该基底的一底面且耦合至该芯片的这些连接垫。该粘着层形成于该芯片的一底面及该基底的一顶面之间。在参阅图示及随后描述的实施方式后，所属技术领域具通常知识者便可了解本发明的其他目的，以及本发明的技术手段及实施方式。
图1为本发明的第一实 施例的一流程图；图2为本发明的第一实施例的一已研磨圆片I的一示意图；图3为本发明的第一实施例的一基底3与一载具5的一接合示意图；图4为本发明的第一实施例的已研磨圆片I与基底3的一接合示意图；图5为本发明的第一实施例的载具5的一分离示意图；图6为本发明的第一实施例的一芯片尺寸封装结构IOa的一不意图；图7为本发明的第一实施例的一芯片尺寸封装结构IOb的一不意图；图8为本发明的第一实施例的一芯片尺寸封装结构IOc的一示意图；图9为本发明的第一实施例的一芯片尺寸封装结构IOd的一不意图；图10为本发明的第一实施例的多个芯片尺寸封装结构IOe的一示意图；图11为本发明的第一实施例的多个芯片尺寸封装结构IOf的一示意图；以及图12为本发明的第一实施例的一芯片尺寸封装结构IOg的一示意图。
具体实施例方式以下将通过实施例来解释本发明的内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。须说明者，以下实施例及图示中，与本发明非直接相关的元件已省略而未绘示，且图示中各元件间的尺寸关系仅为求容易了解，非用以限制实际实施的比例。本发明的第一实施例为一种芯片尺寸封装方法。图1为第一实施例的一流程图。如图1所不，在步骤S101,研磨一圆片的一底面。在步骤S103,设置一基底的一底面于一载具。在步骤S105，通过一粘着层接合该已研磨圆片的该底面至该基底的一顶面。在步骤S107，分离该基底。在步骤S109，耦合该已研磨圆片的多个连接垫至该基底的多个外部连接垫，其中这些连接垫形成于该已研磨圆片的一顶面，且这些外部连接垫形成于该基底的一底面。在步骤SI 11，切割该已研磨圆片及该基底为多个芯片尺寸封装结构。需说明者，上述各步骤的执行顺序为本实施例的一较佳实施方式，而非用以限定本发明。此外，本技术领域具通常知识者可基于本发明的发明精神，轻易理解适当地调换上述各步骤的执行顺序仍可完成本发明，且仍属于本案的请求保护范围。图2为本实施例的一已研磨圆片I的一示意图。如图2所示，一已研磨圆片I具有一顶面11及一底面13，且具有一厚度H1。已研磨圆片I包含多个芯片Ia及多个连接垫111，且这些连接垫111设置于顶面11上。进一步言，本实施例的芯片尺寸封装方法可依实际需求对圆片的底面进行研磨，而已研磨圆片I的厚度Hl实质上可介于35微米(μ m)至80微米(μ m)之间为本实施例的一较佳实施方式。然而，已研磨圆片I的厚度Hl亦可根据相关技术的增进而更轻薄，并不受限于此范围；当然亦可增厚。图3为本实施例的一 基底3与一载具5的一接合不意图。如图3所不,一基底3具有一顶面31及一底面33，且底面33被设置于一载具5上。基底3包含多个芯片基底3a及多个外部连接垫331，这些外部连接垫331设置于底面33。基底3的尺寸实质上与已研磨圆片I的尺寸相同，使可满足封装完毕后所占的面积小于裸芯面积的120%的条件。载具5用以作为一支撑物承载基底3，以避免后续已研磨圆片I与基底3接合后的厚度不足，导致生产机台传送困难度增加或产生异常反应等可能性。因此，藉由载具5的承载，已研磨圆片I与基底3接合后的结构将更为稳固且易于机台生产。需说明者，载具5为一可选择的元件，且可为本技术领域具通常知识者视情况而选择是否用之。图4为本实施例的已研磨圆片I与基底3的一接合示意图。如图4所示，通过一粘着层7，已研磨圆片I的底面13将与基底3的顶面31相接合。需说明者，通过粘着层7进行上述接合动作是本实施例的一较佳实施方式，而本技术领域具通常知识者可轻易置换的接合技术皆属本案请求保护的范围。图5为本实施例的载具5的一分离示意图。如图5所示，当已研磨圆片I的底面13与基底3的顶面31通过粘着层7相接合后，载具5将被分离。需说明者，当分离载具5后，本实施例的芯片尺寸封装方法将先耦合已研磨圆片I的这些连接垫111至基底3的这些外部连接垫331，随后才切割且分离已研磨圆片I为多个芯片尺寸封装结构10。为了易于说明，以下将利用芯片尺寸封装结构10说明已研磨圆片I的这些连接垫111耦合至基底31的这些外部连接垫331的各种不同实施方式。以下各种实施方式，将考量芯片基底3a包含一重布线路(RedistributionLayout)的情况。此外，采用包含重布线路的芯片基底3a是本实施例的一较佳实施方式，且本技术领域具通常知识者亦可根据以下各种实施方式的说明轻易思及当芯片基底3a不包含重布线路的实施方式。进一步言，包含重布线路的芯片基底3a意指于芯片基底3a的制作过程中，已根据不同需求通过重新布置基底3中的连接线路，藉以调整已研磨圆片I的这些连接垫111耦合至芯片基底3a的这些外部连接垫331的相对应连接点位置。因此，相较于不包含重布线路的芯片基底3a仅能实施点对点直下式的耦合，包含重布线路芯片基底3a因其重布线路可耦合至这些外部连接垫331至少其中之一，使芯片基底3a的外部连接垫331与已研磨圆片I的这些连接垫111之间可通过重布线路进行更为弹性且灵活的耦合。图6为本实施例的一芯片尺寸封装结构IOa的一示意图。如图6所示，芯片尺寸封装结构IOa包含一芯片la、一粘着层7及一芯片基底3a。芯片Ia包含至少一连接垫111，其中连接垫111形成于芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。芯片基底3a包含至少一外部连接垫331及至少一内部连接垫311，其中这些内部连接垫311可通过一重布线路耦合至外部连接垫331。内部连接垫331形成于芯片基底3a的一顶面，也就是形成于基底3的顶面31 ;而外部连接垫331则形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。进一步言,通过一直通穿孔(Through Via)技术,可在芯片Ia的连接垫111及芯片基底3a的内部连接垫311之间形成多个连接通道20。接着，通过在各连结通道20内形成一电性导通材料，芯片Ia的连接垫111可耦合至芯片基底3a的内部连接垫311，并可通过该重布线路层耦合至芯片基底3a的外部连接垫331 ;而通过外部连接垫331，芯片Ia即可与外部电路进行耦合。图7为本实施例的一芯片尺寸封装结构IOb的一示意图。如图7所示，芯片尺寸封装结构IOb包含一芯片la、一粘着层7及一芯片基底3a。芯片Ia包含至少一连接垫111，其中连接垫111形成于芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。芯片基底3a包含至少一外部连接垫331及至少一内部连接垫311，其中这些内部连接垫311可通过一重布线路耦合至外部连接垫331。内部连接垫311形成于芯片基底3a的一顶面，也就是形成于基底3的顶面31 ;而外部连接垫331则形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。进一步言，通过印刷、涂布、电镀或化学镀等方式，可形成一图案化电性连接层22于芯片Ia的该顶面(可视为已研磨圆片I的顶面11)，其中图案化电性连接层22耦合至芯片Ia的这些连接垫11 1。之后，通过一直通穿孔技术，可在图案化电性连接层22及芯片基底3a的内部连接垫311之间形成多个连接通道20。接着，通过在各连结通道20内形成一电性导通材料，芯片Ia的连接垫111可通过图案化电性连接层22耦合至芯片基底3a的内部连接垫311，并可通过该重布线路层耦合至芯片基底3a的外部连接垫331 ;而通过外部连接垫331，芯片Ia即可与外部电路进行耦合。图8为本实施例的一芯片尺寸封装结构IOc的一示意图。如图8所示，芯片尺寸封装结构IOc包含一芯片la、一粘着层7及一芯片基底3a。芯片Ia包含至少一连接垫111，其中连接垫111形成于芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。芯片基底3a包含至少一外部连接垫331，其中外部连接垫331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。进一步言,通过一直通穿孔技术,可在芯片Ia的连接垫111及芯片基底3a的该底面(可视为基底3的底面33上)之间形成多个连接通道20。各连接通道20耦合至芯片基底3a的外部连接垫331及芯片基底3a的一重布线路至少其中之一。接着，通过在各连结通道20内形成一电性导通材料，芯片Ia的连接垫111可直接耦合至芯片基底3a的外部连接垫331，或通过该重布线路耦合至芯片基底3a的外部连接垫331 ;而通过外部连接垫331，芯片Ia即可与外部电路进行耦合。图9为本实施例的一芯片尺寸封装结构IOd的一示意图。如图9所示，芯片尺寸封装结构IOd包含一芯片la、一粘着层7及一芯片基底3a。芯片Ia包含至少一连接垫111，其中连接垫111形成于芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。芯片基底3a包含至少一外部连接垫331，其中外部连接垫331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。进一步言，通过印刷、涂布、电镀或化学镀等方式，可形成一图案化电性连接层22于芯片Ia的该顶面上(可视为已研磨圆片I的顶面11上)，其中图案化电性连接层22耦合至芯片Ia的这些连接垫111。之后，通过一直通穿孔技术，可在图案化电性连接层22及芯片基底3a的该底面(可视为基底3的底面33上)之间形成多个连接通道20。各连接通道20耦合至芯片基底3a的外部连接垫331及芯片基底3a的一重布线路至少其中之一。接着，通过在各连结通道20内形成一电性导通材料，芯片Ia的连接垫111可通过图案化电性连接层22直接耦合至芯片基底3a的外部连接垫331，或通过图案化电性连接层22及该重布线路耦合至芯片基底3a的外部连接垫331 ;而通过外部连接垫331，芯片Ia即可与外部电路进行耦合。图10为本实施例的多个芯片尺寸封装结构IOe的一示意图。如图10所示，各个芯片尺寸封装结构IOe包含一芯片la、一粘着层7与一芯片基底3a。各个芯片Ia包含至少一连接垫111，其中连接垫111形成于各个芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。各个芯片基底3a包含至少一外部连接垫331，其中外部连接垫331形成于各个芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。进一步言，通过在已研磨圆片I及基底3进行刻蚀或切割，可暴露各个芯片基底3a的外部连接垫331及其重布线路其中之一于各个芯片尺寸封装结构IOe的至少一侧边。需说明者，上述刻蚀或切割是由已研磨圆片I往基底3的方向进行，且刻蚀或切割的路径并未触及基底3的底面33。换言之，已研磨圆片I及基底3并未实际被切割且分离为多个芯片尺寸封装结构10。之后，通过印刷、涂布、电镀或化学镀等方式，可形成一图案化电性连接层22于各个芯片Ia的该顶面上(可视为已研磨圆片I的顶面11上)，并延伸至各个芯片尺寸封装结构IOe的该至少一侧边，其中图案化电性连接层22耦合至各个芯片Ia的这些连接垫111及耦合至各个芯片Ia的这些连接垫111及重布线路其中之一。接着，各个芯片Ia的这些连接垫111即可通过图案化电性连接层22直接耦合至各个芯片基底3a的外部连接垫331，或通过图案化电性连接层22及各个芯片基底3a重布线路耦合至各个芯片基底3a的外部连接垫331。
图11为本实施例的多个芯片尺寸封装结构IOf的一示意图。如图11所示，芯片尺寸封装结构IOf与芯片尺寸封装结构IOe的差异仅在于刻蚀或切割已研磨圆片I及基底3的过程中，各个芯片尺寸封装结构IOf的至少一侧边被刻蚀或切割为具有一倾斜角度的斜边。接着，相似于图10的说明，通过印刷、涂布、电镀或化学镀等方式，可形成一图案化电性连接层22于各个芯片Ia的该顶面上(可视为已研磨圆片I的顶面11上)，并延伸至各个芯片尺寸封装结构IOf的具有该倾斜角度的该至少一侧边，其中图案化电性连接层22耦合至各个芯片Ia的这些连接垫111及耦合至各个芯片Ia的这些连接垫111及其重布线路其中之一。接着，各个芯片Ia的这些连接垫111即可通过图案化电性连接层22直接耦合至各个芯片基底3a的外部连接垫331，或通过图案化电性连接层22及各个芯片基底3a重布线路耦合至各个芯片基底3a的外部连接垫331。图12为本实施例的一芯片尺寸封装结构IOg的一示意图。如图12所示，芯片尺寸封装结构IOg包含一芯片la、一粘着层7及一芯片基底3a。芯片Ia包含至少一连接垫111，其中连接垫111形成于芯片Ia的一顶面，也就是形成于已研磨圆片I的顶面11。芯片基底3a包含至少一外部连接垫331，其中外部连接垫331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以与外部电路进行耦合。需说明者，外部连接垫331的数量可大于连接垫111的数量，以利外部连接垫331分别用于对内部、外部的电性输入及电性输出使用。 进一步言,通过一引线键合(Wire-bonding)技术,芯片尺寸封装结构IOg的芯片Ia的连接垫111可耦合至芯片基底3a的外部连接垫331。具体而言，通过在芯片尺寸封装结构IOg的至少一侧边形成一导体柱42 (Conductive Pillar),再分别将芯片Ia的连接垫111以及芯片基底3a的外部连接垫331通过引线键合耦合至导体柱42的两端，可使芯片Ia的连接垫111通过导体柱42耦合至芯片基底3a的外部连接垫331，而后再通过重布线路将线路引导至尚未使用的外部连接垫331以供对外连接。此外，上述引线键合所产生的线路布置以及导体柱42将通过一保护层40进行包覆，以避免该线路布置及导体柱42暴露在外。于是，通过上述引线键合技术，芯片Ia即可与外部电路进行耦合。通过图6-图12所述的不同实施方式的任一种，本领域具通常知识者皆可轻易思及本实施例的已研磨圆片I的连接垫111如何耦合至芯片基底3a的外部连接垫331。此夕卜，无论采用上述何种实施方式进行耦合，在耦合已研磨圆片I的连接垫111及芯片基底3a的外部连接垫331后，已研磨圆片I才进一步被切割且分离为多个芯片尺寸封装结构10。需说明者，切割已研磨圆片I是由芯片基底3a往已研磨圆片I的方向进行切割。需说明者，除了图6-图12所述的不同实施方式，本技术领域具通常知识者可根据上述揭露轻易思及的其他实施方式皆属本案请求保护的范围。本发明的第二实施例为一种芯片尺寸封装结构。该芯片尺寸封装结构包含一芯片、一基底及一粘着层。该芯片包含多个连接垫，其中这些连接垫形成于该芯片的一顶面。该基底包含多个外部连接垫，其中这些外部连接垫形成于该基底的一底面且耦合至该芯片的这些连接垫。该粘着层形成于该芯片的一底面及该基底的一顶面之间。具体而言，本实施例的芯片尺寸封装结构可视为通过第一实施例的芯片尺寸封装方法所产生的各种芯片尺寸封装结构10。据此，本技术领域具通常知识者已可基于图1至图12以及第一实施例的相关说明，直接了解本实施例的芯片尺寸封装结构是如何产生，于此不再赘述。综上所述，本发明的芯片尺寸封装方法通过直接接合具有多个外部连接垫的一基底至一圆片的一底面，使得该圆片的一顶面的多个芯片的多个连接垫可藉由该基底的这些外部连接垫耦合至外部电路。由于该基底的工序容易，且该芯片的这些连接垫与该基底的这些外部连接垫之间的耦合困难度低，使本发明的芯片尺寸封装结构及其芯片尺寸封装方法已有效简化芯片与外部电路之间的耦合困难度。另一方面，由于该芯片的这些连接垫是通过该基底的这些外部连接垫耦合至外部电路，故在该圆片的该底面直接接合至该基底之前，该圆片的该底面可先行进行研磨，使该圆片的厚度可研磨的更加轻薄。此外，由于多了一层基底的保护，在切割该圆片为这些芯片时，亦可减少崩裂的发生机率，使提升产品良率以及降低制造成本。上述的实施例仅用来例举本发明的实施方式，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任 何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以申请专利范围为准。
权利要求
1.一种芯片尺寸封装(Chip Size Package ;CSP)方法,包含下列步骤: (a)研磨一圆片的一底面； (b)设置一基底的一底面于一载具； (C)通过一粘着层接合该已研磨圆片的该底面至该基底的一顶面； (d)分离该载具； (e)耦合该已研磨圆片的多个连接垫至该基底的多个外部连接垫，其中所述连接垫形成于该已研磨圆片的一顶面，且所述外部连接垫形成于该基底的一底面；以及 (f)切割该已研磨圆片及该基底为多个芯片尺寸封装结构。
2.如权利要求1所述的芯片尺寸封装方法，其中该步骤(f)是由该基底往该已研磨圆片方向切割该已研磨圆 片及该基底为多个芯片尺寸封装结构。
3.如权利要求1所述的芯片尺寸封装方法，其中该基底包含一重布线路(Redistribution Layout),该重布线路稱合至该基底的所述外部连接垫至少其中之一。
4.如权利要求3所述的芯片尺寸封装方法，其中该基底的该顶面更包含多个内部连接垫，所述内部连接垫通过该重布线路耦合至所述外部连接垫，该步骤(e)更包含下列步骤: (el)通过一直通穿孔(Through Via)技术在该已研磨圆片的所述连接垫及所述内部连接垫之间形成多个连接通道；以及 (e2)形成一电性导通材料于各该连接通道内，使该已研磨圆片的所述连接垫耦合至所述内部连接垫，并通过该重布线路耦合至该基底的所述外部连接垫。
5.如权利要求3所述的芯片尺寸封装方法，其中该基底的该顶面更包含多个内部连接垫，所述内部连接垫通过该重布线路耦合至所述外部连接垫，该步骤(e)更包含下列步骤: (el)形成一图案化电性连接层于该已研磨圆片的该顶面，该图案化电性连接层耦合至该已研磨圆片的所述连接垫； (e2)通过一直通穿孔技术在该已研磨圆片的该电性连接层及所述内部连接垫之间形成多个连接通道； (e3)形成一电性导通材料于各该连接通道内，使该已研磨圆片的所述连接垫通过该图案化电性连接层耦合至所述内部连接垫，并通过该重布线路耦合至该基底的所述外部连接垫。
6.如权利要求3所述的芯片尺寸封装方法，其中该步骤(e)更包含下列步骤: (el)通过一直通穿孔技术在该已研磨圆片的所述连接垫及该基底的该底面之间形成多个连接通道，各该连接通道耦合至该基底的所述外部连接垫及该基底的重布线路至少其中之一； (e2)形成一电性导通材料于各该连接通道内，使该已研磨圆片的所述连接垫耦合至该基底的所述外部连接垫。
7.如权利要求3所述的芯片尺寸封装方法，其中该步骤(e)更包含下列步骤: (el)形成一图案化电性连接层于该已研磨圆片的该顶面，该图案化电性连接层耦合至该已研磨圆片的所述连接垫； (e2)通过一直通穿孔技术在该已研磨圆片的该图案化电性连接层及该基底的该底面之间形成多个连接通道，各该连接通道耦合至该基底的所述外部连接垫及该基底的重布线路至少其中之一；(e3)形成一电性导通材料于各该连接通道内，使该已研磨圆片的所述连接垫通过该图案化电性连接层耦合至该基底的所述外部连接垫。
8.如权利要求3所述的芯片尺寸封装方法，其中该步骤(e)更包含下列步骤: (el)切割该已研磨圆片及该基底以暴露该基底的多个所述外部连接垫及该基底的重布线路其中之一于各该芯片尺寸封装结构的至少一侧边； (e2)形成一图案化电性连接层于该已研磨圆片的该顶面并延伸至各该芯片尺寸封装结构的该至少一侧边，该图案化电性连接层耦合至该已研磨圆片的所述连接垫以及耦合至该基底的多个所述外部连接垫及该基底的重布线路其中之一，使该已研磨圆片的所述连接垫通过所述图案化电性连接层耦合至该基底的所述外部连接垫。
9.如权利要求8所述的芯片尺寸封装方法，其中各该芯片尺寸封装结构的该至少一侧边为一斜边。
10.如权利要求3所述的芯片尺寸封装方法，其中该步骤(e)更包含下列步骤: (el)通过一引线键合(Wire-bonding)技术稱合该已研磨圆片的所述连接垫至该基底的所述外部连接垫。
11.一种芯片尺寸封装结构,包含: 一芯片，包含多个连接垫，所述连接垫形成于该芯片的一顶面； 一基底，包含多个外部连接垫，所述外部连接垫形成于该基底的一底面；以及 一粘着层，形成于该芯片的一底面及该基底的一顶面之间； 其中，该芯片的所述连接垫耦合至该基底的所述外部连接垫。
12.如权利要求11所述的芯片尺寸封装结构，其中该基底包含一重布线路，该重布线路耦合至该基底的所述外部连接垫至少其中之一。
13.如权利要求12所述的芯片尺寸封装结构，其中该基底的该顶面更包含多个内部连接垫，所述内部连接垫通过该重布线路耦合至所述外部连接垫，该芯片的所述连接垫及所述内部连接垫之间具有多个连接通道，各该连接通道内形成一电性导通材料，使该芯片的所述连接垫耦合至所述内部连接垫，并通过该重布线路耦合至该基底的所述外部连接垫。
14.如权利要求12所述的芯片尺寸封装结构，其中该基底的该顶面更包含多个内部连接垫，所述内部连接垫通过该重布线路耦合至所述外部连接垫，该芯片的该顶面更包含一图案化电性连接层，该图案化电性连接层耦合至该芯片的所述连接垫，该图案化电性连接层及所述内部连接垫之间具有多个连接通道，各该连接通道内形成一电性导通材料，使该芯片的所述连接垫通过该图案化电性连接层耦合至所述内部连接垫，并通过该重布线路耦合至该基底的所述外部连接垫。
15.如权利要求12所述的芯片尺寸封装结构，其中该芯片的所述连接垫及该基底的该底面之间具有多个连接通道，各该连接通道耦合至该基底的所述外部连接垫及该基底的重布线路至少其中之一，各该连接通道内形成一电性导通材料，使该芯片的所述连接垫耦合至该基底的所述外部连接垫。
16.如权利要求12所述的芯片尺寸封装结构，其中该芯片的该顶面更包含一图案化电性连接层，该图案化电性连接层耦合至该芯片的所述连接垫，该图案化电性连接层及该基底的该底面具有多个连接通道，各该连接通道耦合至该基底的所述外部连接垫及该基底的重布线路至少其中之一，各该连接通道内形成一电性导通材料，使该芯片的所述连接垫电性通过该图案化电性连接层连接至该基底的所述外部连接垫。
17.如权利要求12所述的芯片尺寸封装结构，其中该芯片的该顶面具有一图案化电性连接层，该图案化电性连接层耦合至该芯片的所述连接垫并沿着该芯片尺寸封装结构的至少一侧边耦合至该基板的所述外部连接垫及该基板的重布线路其中之一，使该芯片的所述连接垫通过该图案化电性连接层耦合至该基板的所述外部连接垫。
18.如权利要求17所述的芯片尺寸封装结构，其中该芯片尺寸封装结构的该至少一侧边为一斜边。
19.如权利要求12所述的芯片尺寸封装结构，其中该芯片的所述连接垫通过一引线键合结构耦合至该基板的 所述外部连接垫。
全文摘要
本发明提供一种芯片尺寸封装结构及其芯片尺寸封装方法。该芯片尺寸封装方法包含下列步骤研磨一圆片的一底面；设置一基底的一底面于一载具；通过一粘着层接合已研磨的该圆片的该底面至该基底的一顶面；分离该载具；耦合该圆片的多个连接垫至该基底的多个外部连接垫，其中这些连接垫形成于该圆片的一顶面，且这些外部连接垫形成于该基底的一底面；以及切割该圆片为多个芯片尺寸封装结构。
文档编号H01L23/528GK103219253SQ201310020330
公开日2013年7月24日 申请日期2013年1月18日 优先权日2012年1月20日
发明者林殿方 申请人:东琳精密股份有限公司