制造半导体器件的方法
【专利摘要】本发明公开了一种半导体器件的制造方法，包括：在具有刻蚀目标层的半导体衬底上形成刻蚀掩模层；将所述刻蚀掩模图案化以形成多个刻蚀掩模图案；以及形成围绕具有均匀临界尺寸和间隙的刻蚀掩模图案的辅助层，以形成包括辅助图案和刻蚀掩模图案的硬掩模图案。
【专利说明】制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月8日提交的韩国专利申请N0.10-2012-0086892的优先权和利益，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明总体而言涉及一种制造半导体器件的方法，更具体而言涉及一种能形成具有均匀的临界尺寸和图案间隙的制造半导体器件的方法。
【背景技术】
[0004]典型的半导体器件图案化工艺可以包括在形成图案所需的预定刻蚀目标层(例如硅层、绝缘层或导电层)上形成光致抗蚀剂图案，并且使用光致抗蚀剂图案作为刻蚀掩模来刻蚀所述刻蚀目标层以形成期望的图案。
[0005]由于对半导体器件的集成密度的越来越多的要求，更小临界尺寸(criticaldimension,⑶)的设计规则已经应用到半导体器件上。此外，需要形成具有比传统光刻工艺小的开口尺寸的接触孔或者设置在较小空间中的精细图案的技术。因此，发展了使用ArF(193nm)受激准分子激光器作为具有短波长的能量源的光刻技术。
[0006]然而，由于曝光设备的发展速度不太可能赶上半导体器件的发展速度，所以难以提高半导体器件的集成密度。为此，对形成具有比曝光设备的分辨率小的临界尺寸的精细图案的方法进行了研究。然而，这种方法带来复杂的工艺操作和降低的再现性。
【发明内容】
[0007]本发明涉及一种半导体器件的制造方法，通过所述方法能形成具有均匀的临界尺寸和图案间隙的图案。在这种方法中，在半导体衬底上形成多个掩模图案之后，形成围绕所述多个掩模图案的侧壁的辅助层，使得所述多个掩模图案可以具有均匀的临界尺寸和图案间隙。
[0008]本发明的一个实施例提供了一种半导体器件的制造方法，包括以下步骤:在具有刻蚀目标层的半导体衬底上形成刻蚀掩模层，将所述刻蚀掩模层图案化以形成多个刻蚀掩模图案，以及形成围绕具有均匀临界尺寸和图案间隙的所述刻蚀掩模图案的辅助层以形成包括辅助层和刻蚀掩模图案的硬掩模图案。
[0009]本发明的另一个实施例提供了一种半导体器件的制造方法，包括以下步骤:在具有刻蚀目标层的半导体衬底上形成硬掩模层和牺牲层，图案化所述牺牲层以形成多个牺牲图案，在所述多个牺牲图案的侧壁上形成间隔件，去除所述多个牺牲图案，形成围绕具有均匀图案间隙的间隔件的辅助层以形成多个掩模图案，以及通过刻蚀工艺使用所述多个掩模图案来将硬掩模层图案化以形成硬掩模图案。
[0010]本发明的另一个实施例提供了一种半导体器件的制造方法，包括以下步骤:在具有刻蚀目标层的半导体衬底上形成硬掩模层和第一刻蚀掩模层，将第一刻蚀掩模层图案化以形成多个第一刻蚀掩模图案，在所述多个第一刻蚀掩模图案的侧壁上形成间隔件，在包括所述多个第一刻蚀掩模图案和间隔件的整个结构上形成第二刻蚀掩模层，刻蚀第二刻蚀掩模层直到暴露出间隔件以形成第二刻蚀掩模图案，去除暴露的间隔件，形成围绕具有均匀临界尺寸和图案间隙的第一刻蚀掩模图案和第二刻蚀掩模图案的辅助层，以及通过刻蚀工艺使用所述多个掩模图案来将硬掩模层图案化以形成硬掩模图案。
【专利附图】
【附图说明】
[0011]通过结合附图详细描述本发明的各种实施例，对于本领域技术人员而言本发明的以上和其它特征和优点将变得更明显，在附图中:
[0012]图1A至ID是说明根据本发明的一个实施例的半导体器件的制造方法的截面图；
[0013]图2A至2E是说明根据本发明的另一个实施例的半导体器件的制造方法的截面图；以及
[0014]图3A至3F是说明根据本发明的另一个实施例的半导体器件的制造方法的截面图。
【具体实施方式】
[0015]在下文将参照图示不同实施例的附图更充分地描述本发明。然而，本发明可以用不同的方式实施，而不应解释为限定于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记表示相似的元件。
[0016]图1A至ID是说明根据本发明的一个实施例的半导体器件的制造方法的截面图。
[0017]参照图1A，可以在半导体衬底100上形成刻蚀目标层101和102。刻蚀目标层可以包括层间绝缘层101和硬掩模层102中的至少一种。随后，可以在刻蚀目标层101和102上形成刻蚀掩模层103和光致抗蚀剂图案PR。
[0018]光致抗蚀剂图案PR应该形成在刻蚀掩模层103上以便在图案之间具有临界尺寸X和间隙Y。然而，在用于形成光致抗蚀剂图案PR的曝光工艺期间，可以根据晶片的位置(即，中央区域与边缘区域之间的位置差)，将光致抗蚀剂图案PR的临界尺寸X和间隙Y改变为具有临界尺寸X’和间隙Y’，如图1A所示。
[0019]参照图1B，通过刻蚀工艺使用光致抗蚀剂图案PR作为掩模来刻蚀掩模层103以形成刻蚀掩模图案103a。之后，可以去除光致抗蚀剂图案PR。
[0020]如上所述，当光致抗蚀剂图案PR的临界尺寸X和间隙Y不均匀时，会相应地形成具有不均匀临界尺寸X和不均匀间隙Y的刻蚀掩模图案103a。
[0021]参照图1C，可以形成辅助层104以围绕刻蚀掩模图案103a的侧壁和顶表面。辅助层104可以由聚合物层形成。可以使用包括重复沉积工艺和刻蚀工艺预定次数的沉积-刻蚀-沉积(DED)方法来形成辅助层104。可以使用CF4XHF4和O2气体形成辅助层104。辅助层104可以由基于CFx的聚合物层形成。当使用DED方法在刻蚀掩模图案103a的侧壁上形成辅助层104时，形成在刻蚀掩模图案103a的侧壁上的辅助层104的厚度可以根据刻蚀掩模图案103a的临界尺寸X和间隙Y而不同。这是因为形成在刻蚀掩模图案103a的侧壁上的辅助层104的厚度根据刻蚀掩模图案103a的高宽比而不同。即，形成在具有相对高的高宽比的刻蚀掩模图案103a上的辅助层104可以具有比在刻蚀掩模图案103a具有相对低的高宽比时大的厚度。因此，当在具有不同高宽比的刻蚀掩模图案103a的侧壁上形成辅助层104时，随着包括在用于形成辅助层104的DED方法中的沉积和刻蚀工艺的重复次数增加，掩模图案103a和104 (或掩模图案105)的临界尺寸X〃和掩模图案105的间隙Y"可以变得更均匀。
[0022]参照图1D，可以通过刻蚀工艺使用掩模图案105作为刻蚀掩模来将硬掩模层102图案化以形成硬掩模图案102a。可以在刻蚀工艺之后去除掩模图案105。可替换地，掩模图案105可以留下并且在后续刻蚀工艺期间用作掩模。
[0023]虽然没有在附图中示出，但可以通过刻蚀工艺使用硬掩模图案102a来刻蚀所述刻蚀目标层101。
[0024]本实施例描述了在形成刻蚀掩模图案103a之后和在形成硬掩模图案102a之前形成辅助层104。然而,在另一个实施例中，可以首先形成刻蚀掩模图案103a，然后可以使用刻蚀掩模图案103a形成硬掩模图案102a，并且最后可以在硬掩模图案102a的侧壁和顶表面上形成辅助层104，使得最后形成的图案可以被形成为具有均匀的临界尺寸和间隙。在另一个实施例中，可以在形成刻蚀掩模图案103a之后和形成硬掩模图案102a之前形成辅助层104，并且可以在硬掩模图案102a的侧壁和顶表面上形成另外的辅助层，使得最后形成的图案可以被形成为具有更均匀的临界尺寸和间隙。
[0025]在上述的实施例中，可以使用DED方法在刻蚀掩模图案103a的侧壁上形成辅助层104，由此形成具有均匀临界尺寸和图案间隙的掩模图案105。
[0026]图2A至2E是说明根据本发明的另一个实施例的半导体器件的制造方法的截面图。
[0027]参照图2A，可以在半导体衬底200上形成刻蚀目标层201和202。刻蚀目标层201和202可以包括下结构层201和层间绝缘层202中的至少一种。之后，可以在刻蚀目标层201和202之上形成硬掩模层203和牺牲层204。在这种情况下，硬掩模层203可以由与刻蚀目标层201和202的材料不同的异质材料，更具体地，相对于构成刻蚀目标层201和202的材料具有高刻蚀选择性的任何异质材料形成。
[0028]之后，可以在牺牲层204之上形成光致抗蚀剂图案PR。
[0029]光致抗蚀剂图案PR应该形成在牺牲层204上以在图案之间具有预定的临界尺寸X和间隙Y。然而，在用于形成光致抗蚀剂图案PR的曝光步骤期间，可以根据晶片的位置——即中央区域与边缘区域之间的位置差——将光致抗蚀剂图案PR的临界尺寸X和间隙Y修改为临界尺寸X’和间隙Y’，如图2A所示。
[0030]参照图2B，可以通过刻蚀工艺使用光致抗蚀剂图案PR作为掩模来刻蚀牺牲层204以形成牺牲图案204a。之后，可以去除光致抗蚀剂图案PR。如上描述，当光致抗蚀剂图案PR的临界尺寸X和间隙Y不均匀时，会对应形成具有不均匀临界尺寸X和不均匀间隙Y的牺牲图案204a。
[0031]参照图2C，可以在牺牲图案204a的侧壁上形成间隔件205。间隔件205的形成可以包括:在包括牺牲图案204a的整个结构上形成间隔件绝缘层，并且刻蚀间隔件绝缘层，以如所示那样仅在牺牲图案204a的侧壁上留下预定厚度的间隔件绝缘层。在这种情况下，可以形成具有相同厚度A的所有的间隔件205。间隔件205可以由相对于牺牲图案204a具有高刻蚀选择性的材料形成。
[0032]参照图2D，可以选择性去除牺牲图案204a。在这种情况下，可以通过湿法刻蚀工艺或干法刻蚀工艺使用间隔件205和硬掩模层203作为阻挡层(barrier layer)来执行选择性去除工艺。
[0033]之后，可以在间隔件205的侧壁和顶表面上形成辅助层206。辅助层206可以由聚合物层形成。可以使用包括重复沉积工艺和刻蚀工艺预定次数的DED方法形成辅助层206。可以使用CF4XHF4和O2气体来形成辅助层206。辅助层206可以由基于CFx的聚合物层形成。当使用DED方法在间隔件205的侧壁上形成辅助层206时，辅助层206的厚度可以根据间隔件205的间隙Y而不同。即，形成在具有相对大间隙的间隔件205的侧壁上的辅助层206可以具有比形成在具有相对小间隙的间隔件205的侧壁上的辅助层206大的厚度。因此，当在具有不同间隙的间隔件205的侧壁上形成辅助层206时，随着用于形成辅助层206的DED方法中所包括的沉积工艺和刻蚀工艺的重复次数增加，掩模图案205和206(或掩模图案207)的临界尺寸C和掩模图案207的间隙B可以变得更均匀。
[0034]参照图2E，可以使用刻蚀工艺使用掩模图案207作为刻蚀掩模使硬掩模层203图案化，由此形成硬掩模图案203a。
[0035]在刻蚀工艺之后可以去除掩模图案207。替选地，掩模图案207可以留下来并且在后续刻蚀工艺期间用作掩模。
[0036]虽然没有在附图中示出，但可以通过刻蚀工艺使用硬掩模图案203a来刻蚀所述刻蚀目标层201和202。
[0037]本实施例描述了在形成间隔件205之后和形成硬掩模图案203a之前形成辅助层206。然而，在另一个实施例中，可以首先形成间隔件205，接着可以使用间隔件205形成硬掩模图案203a，最后在硬掩模图案203a的侧壁和顶表面上形成辅助层，使得最后形成的图案可以被形成为具有均匀的临界尺寸和间隙。在另一个实施例中，可以在形成间隔件205之后和形成硬掩模图案203a之前形成辅助层206，并且可以在硬掩模图案203a的侧壁和顶表面上形成另外的辅助层，使得最后形成的图案可以被形成为具有更均匀的临界尺寸和间隙。
[0038]在上述实施例中，可以使用DED方法在间隔件205的侧壁上形成辅助层，由此形成具有均匀的临界尺寸和间隙的硬掩模图案203a。
[0039]图3A至3F是说明根据本发明的另一个实施例的半导体器件的制造方法的截面图。
[0040]参照图3A，可以在半导体衬底300上形成刻蚀目标层301和302。刻蚀目标层可以包括下结构层301和层间绝缘层302中的至少一种。之后，可以在刻蚀目标层301和302上形成硬掩模层303和第一掩模层304。在这种情况下,硬掩模层303和第一掩模层304可以由与刻蚀目标层301和302的材料不同的异质材料，更特别地，相对于刻蚀目标层301和302具有高刻蚀选择性的任何一种材料形成。此外，硬掩模层303和第一掩模层304可以由不同的异质材料，更特别地，具有相对彼此的高刻蚀选择性的异质材料形成。
[0041]随后，可以在第一掩模层304上形成光致抗蚀剂图案PR。
[0042]应该在第一掩模层304上形成光致抗蚀剂图案PR以在图案之间具有预定临界尺寸X和间隙Y。此外，临界尺寸X可以是间隙Y的约1/3。然而，在用于形成光致抗蚀剂图案PR的曝光工艺期间，可以根据如图1A示出的晶片位置(S卩，中央区域与边缘区域之间的位置差)，来将光致抗蚀剂图案PR的临界尺寸X和间隙Y修改为临界尺寸X’和间隙Y’。
[0043]参照图3B，通过刻蚀工艺使用光致抗蚀剂图案PR作为掩模来刻蚀第一掩模层304以形成第一掩模图案304a。之后，可以去除光致抗蚀剂图案PR。如上描述，当光致抗蚀剂图案PR的临界尺寸X和间隙Y不均匀时，会相应地形成具有不均匀临界尺寸X和不均匀间隙Y的第一掩模图案304a。
[0044]参照图3C，可以在第一掩模图案304a的侧壁上形成间隔件305。间隔件305的形成可以包括:在包括第一掩模图案304a的整个结构上形成间隔件绝缘层并且刻蚀间隔件绝缘层，以如所描绘的那样仅在第一掩模图案304a的侧壁上留下预定厚度的间隔件绝缘层。在这种情况下，每个间隔件305可以相同地形成具有厚度A，厚度A等于第一掩模图案304a的临界尺寸X。间隔件305可以由相对于第一掩模图案304a的材料具有高刻蚀选择性的材料形成。
[0045]随后，可以在包括第一掩模图案304a和间隔件305的整个结构上形成第二掩模层306。
[0046]参照图3D，可以执行回蚀工艺以刻蚀第二掩模层306直至暴露出间隔件305。因此，可以将第二掩模层306图案化以形成保留在间隔件305之间的空间中的第二掩模图案306a。之后，可以去除暴露出的间隔件305。
[0047]参照图3E，可以形成围绕第一和第二掩模图案304a和306a的侧壁和顶表面的辅助层307，以形成掩模图案308。辅助层307可以由聚合物层形成。可以使用包括重复沉积工艺和刻蚀工艺预定次数的DED方法形成辅助层307。可以使用CF4XHF4和O2气体形成辅助层307。辅助层307可以由基于CFx的聚合物层形成。当使用DED方法在第一和第二掩模图案304a和306a的侧壁上形成辅助层307时，形成在第一和第二掩模图案304a和306a的侧壁上的辅助层307的厚度可以根据第一和第二掩模图案304a和306a的临界尺寸和间隙而不同。这是因为形成在第一和第二掩模图案304a和306a的侧壁上的辅助层307的厚度根据第一和第二掩模图案304a和306a的高宽比而不同。即，在具有相对高的高宽比的第一掩模图案304a上形成的辅助层307的厚度可以比在具有相对低的高宽比的第二掩模图案306a上形成的辅助层307的厚度大。因此，当在具有不同高宽比的第一和第二掩模图案304a和306a的侧壁上形成辅助层307时，随着用于形成辅助层307的DED方法中包括的沉积工艺和刻蚀工艺的重复次数增加，掩模图案308的临界尺寸B和掩模图案308之间的间隙C变得更均匀。
[0048]参照图3F，可以通过刻蚀工艺使用掩模图案308作为刻蚀掩模使硬掩模层303图案化，由此形成硬掩模图案303a。
[0049]可以在刻蚀工艺之后可以去除掩模图案308。替选地，掩模图案308可以留下并且在后续刻蚀工艺中用作掩模。
[0050]虽然没有在附图中示出，但可以通过刻蚀工艺使用硬掩模图案303a来刻蚀所述刻蚀目标层301和302。
[0051]本实施例描述了在形成第一和第二掩模图案304a和306a之后和在形成硬掩模图案303a之前形成辅助层307。然而,在另一个实施例中，在使用第一和第二掩模图案304a和306a形成硬掩模图案303a之后，可以在硬掩模图案303a的侧壁和顶表面上形成辅助层，使得最后形成的图案可以被形成为具有均匀的临界尺寸和间隙。在另一个实施例中，可以在形成第一和第二掩模图案304a和306a之后和在形成硬掩模图案303a之前形成辅助层307，接着可以形成硬掩模图案303a，可以在硬掩模图案303a的侧壁和顶表面上形成另外的辅助层，使得最后形成的图案可以被形成为具有更均匀的临界尺寸和间隙。
[0052]在上述实施例中，可以使用DED方法在第一和第二掩模图案304a和306a的侧壁上形成辅助层307，由此形成具有均匀临界尺寸和间隙的硬掩模图案303a。
[0053]根据本发明，可以将辅助层形成为围绕多个掩模图案的侧壁，使得可以形成具有恒定临界尺寸和间隙的图案。
[0054]在附图和说明书中，已经公开了本发明的各种实施例，并且虽然使用了特定术语，但是它们仅用于一般性和描述性意义而并非用于限制的目的。关于本发明的范围，在所附权利要求中阐明。因此，本领域技术人员将会理解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。
【权利要求】
1.一种制造半导体器件的方法，包括以下步骤: 在具有刻蚀目标层的半导体衬底上形成刻蚀掩模层； 将所述刻蚀掩模层图案化以形成多个刻蚀掩模图案；以及 形成围绕所述刻蚀掩模图案的辅助层，以形成包围所述辅助层和所述刻蚀掩模图案的硬掩模图案，所述刻蚀掩模图案具有均匀临界尺寸并且在图案之间具有均匀间隙。
2.如权利要求1所述的方法，其中，形成所述多个刻蚀掩模图案的步骤包括以下步骤: 在所述刻蚀掩模层上形成光致抗蚀剂图案；以及 使用所述光致抗蚀剂图案将所述刻蚀掩模层图案化， 其中所述光致抗蚀剂图案根据晶片的位置而具有不同的临界尺寸和间隙。
3.如权利要求1所述的方法，其中，所述辅助层由聚合物层形成。
4.如权利要求1所述的方法，其中，使用包括重复沉积工艺和刻蚀工艺预定次数的沉积-刻蚀-沉积DED工艺来形成所述辅助层。
5.如权利要求1所述的方法，其中，使用0匕、01匕和O2气体形成所述辅助层。
6.如权利要求1所述的方法，其中，根据所述刻蚀掩模图案的高宽比和所述刻蚀掩模图案之间的间隙来控制形成在所述刻蚀掩模图案的侧壁上的所述辅助层的厚度。
7.如权利要求6所述 的方法，其中，在具有相对较高的高宽比的刻蚀掩模图案侧壁上形成的辅助层的厚度比在具有相对较低的高宽比的刻蚀掩模图案侧壁上形成的辅助层的厚度大。
8.如权利要求1所述的方法，还包括:形成围绕所述硬掩模图案的辅助层，以将所述硬掩模图案控制为具有均匀的临界尺寸和间隙。
9.一种制造半导体器件的方法，包括以下步骤: 在具有刻蚀目标层的半导体衬底上形成硬掩模层和牺牲层； 将所述牺牲层图案化以形成多个牺牲图案； 在所述多个牺牲图案的侧壁上形成间隔件； 去除所述多个牺牲图案； 形成围绕具有均匀间隙的间隔件的辅助层以形成多个掩模图案；以及 通过刻蚀工艺使用所述多个掩模图案将所述硬掩模层图案化，以形成硬掩模图案。
10.如权利要求9所述的方法，其中，形成所述多个牺牲图案的步骤包括以下步骤: 在所述牺牲层上形成光致抗蚀剂图案；以及 使用所述光致抗蚀剂图案将所述牺牲层图案化， 其中所述光致抗蚀剂图案根据晶片的位置而具有不同的临界尺寸和间隙。
11.如权利要求9所述的方法，其中，所述辅助层由聚合物层形成。
12.如权利要求9所述的方法，其中，使用包括重复沉积工艺和刻蚀工艺预定次数的沉积-刻蚀-沉积DED工艺来形成所述辅助层。
13.如权利要求9所述的方法，其中，使用CF4、CHF4和O2气体来形成所述辅助层。
14.如权利要求9所述的方法，其中，根据所述间隔件之间的间隙来控制形成在所述间隔件的侧壁上的所述辅助层的厚度。
15.如权利要求14所述的方法，其中，形成在具有相对较大间隙的间隔件的侧壁上的辅助层的厚度比形成在具有相对较小间隙的间隔件的侧壁上的辅助层的厚度大。
16.如权利要求9所述的方法，还包括:形成围绕所述硬掩模图案的辅助层，以将所述硬掩模图案控制为具有均匀的临界尺寸和间隙。
17.一种半导体器件的制造方法，包括以下步骤:在具有刻蚀目标层的半导体衬底上形成硬掩模层和第一刻蚀掩模层；将所述第一刻蚀掩模层图案化以形成多个第一刻蚀掩模图案；在所述多个第一刻蚀掩模图案的侧壁上形成间隔件；在包围所述多个第一刻蚀掩模图案和所述间隔件的整个结构上形成第二刻蚀掩模层；刻蚀所述第二刻蚀掩模层直到暴露出所述间隔件， 以形成第二刻蚀掩模图案；去除暴露出的间隔件；形成围绕具有均匀临界尺寸和间隙的所述第一刻蚀掩模图案和所述第二刻蚀掩模图案的辅助层；以及通过刻蚀工艺使用所述多个掩模图案将所述硬掩模层图案化以形成硬掩模图案。
18.如权利要求17所述的方法，其中，形成所述多个第一刻蚀掩模图案的步骤包括以下步骤:在所述第一刻蚀掩模层上形成光致抗蚀剂图案；以及使用所述光致抗蚀剂图案将所述第一刻蚀掩模层图案化，其中所述光致抗蚀剂图案根据晶片的位置而具有不同的临界尺寸和间隙。
19.如权利要求17所述的方法，其中所述辅助层由聚合物层形成。
20.如权利要求17所述的方法，其中，使用包括重复沉积工艺和刻蚀工艺预定次数的DED工艺来形成所述辅助层。
21.如权利要求17所述的方法，其中，使用0?4、01?4和O2气体来形成所述辅助层。
22.如权利要求17所述的方法，其中，根据所述第一刻蚀掩模图案和第二刻蚀掩模图案的高宽比和间隙来控制形成在所述第一刻蚀掩模图案和第二刻蚀掩模图案的侧壁上的辅助层的厚度。
23.如权利要求22所述的方法，其中，在具有相对较高的高宽比的第一刻蚀掩模图案的侧壁上形成的辅助层的厚度比在具有相对较低的高宽比的第二刻蚀掩模图案的侧壁上形成的辅助层的厚度大。
24.如权利要求17所述的方法，还包括:形成围绕所述硬掩模图案的辅助层，以将所述硬掩模图案控制为具有均匀的临界尺寸和间隙。
【文档编号】H01L21/3105GK103578970SQ201310038661
【公开日】2014年2月12日 申请日期:2013年1月31日 优先权日:2012年8月8日
【发明者】朴昌基 申请人:爱思开海力士有限公司