插塞的形成方法
【专利摘要】本发明提出一种插塞的形成方法，首先对器件区和第一介质层进行第一步刻蚀以形成第一连接孔并填充形成第一插塞，再形成阻挡层和第二介质层，接着对第二介质层进行第二步刻蚀以形成第二连接孔，接着对第二介质层和阻挡层进行第三步刻蚀以形成第三连接孔并填充形成第三插塞；分步刻蚀能够降低每次刻蚀工艺形成的连接孔的深宽比，从而降低对刻蚀工艺的要求，使刻蚀工艺得到更好的控制，从而形成形貌较好的插塞。
【专利说明】插塞的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种插塞的形成方法。
【背景技术】
[0002]超大规模集成电路(VeryLarge Scale Integrated Circuit, VLSL)通常需要一层以上的金属互连层提供足够的互连能力，此多层金属间的互连以及器件区与外界电路之间的连接通过填充在连接孔(接触孔)中的插塞实现。然而，当今半导体制造技术飞速发展，半导体器件已经具有深亚微米结构，随着器件临界尺寸的逐渐减小，器件区的尺寸也越来越小，这就致使插塞的尺寸也越来越小，这就对连接孔刻蚀工艺提出了更高的要求。
[0003]如图1所示，现有技术中，在半导体衬底(图未示)上形成有若干器件区10，相邻的器件区10之间形成有浅沟道隔离层(图未示)，所述浅沟道隔离层用于隔离所述相邻的器件区10，其中，所述器件区10上形成有金属线20，其中一金属线20与形成于连接孔中的第二插塞32电连接，所述第二插塞32与相邻的器件区10电连接，所述第一插塞31形成于所述器件区10内且位于所述第二插塞32下方并与之电连接(如图2所示);第二插塞32用于与后续形成的金属互连层实现电连接，从而可以使所述金属线20以及所述第一插塞31均可以通过所述第二插塞32与后续形成的金属互连层实现电连接。
[0004]然而，第二插塞32的一部分会形成于器件区10以外的半导体衬底上，在刻蚀形成连接孔时，刻蚀会对半导体衬底造成一定的伤害。并且，由于连接孔的尺寸越来越小，深宽比越来越大，通过常规的一步刻蚀工艺形成的连接孔的形貌(profile)不理想，导致形成的第一插塞31以及第二插塞32的形貌不符合要求，严重影响其导电性能。
【发明内容】
[0005]本发明的目的在于提出一种插塞的形成方法，能够降低对刻蚀工艺的要求。
[0006]为了实现上述目的，本发明提出一种插塞的形成方法，其步骤包括:
[0007]提供半导体衬底，所述半导体衬底上形成有栅极和金属线，所述栅极两侧的半导体衬底中形成有源极和漏极；
[0008]在所述半导体衬底上以及所述栅极和金属线的表面形成第一介质层；
[0009]进行第一步刻蚀形成第一连接孔，所述第一连接孔暴露出所述源极和漏极；
[0010]在所述第一连接孔中形成第一插塞；
[0011 ] 在所述第一介质层以及第一插塞上形成第二介质层；
[0012]进行第二步刻蚀形成第二连接孔，所述第二连接孔暴露出所述第一介质层；
[0013]进行第三步刻蚀形成第三连接孔，所述第三连接孔暴露出所述金属线、栅极以及第一插塞；
[0014]在所述第三连接孔中形成第二插塞。
[0015]进一步的，在所述第一介质层以及第一插塞上形成第二介质层之前，在所述第一介质层以及第一插塞上形成第一阻挡层。[0016]进一步的，所述第一阻挡层的材质为氮化硅。
[0017]进一步的，所述第一阻挡层的厚度范围是120埃?180埃。
[0018]进一步的，所述半导体衬底中形成有浅沟道隔离层，所述金属线形成于浅沟道隔离层上。
[0019]进一步的，所述栅极和金属线的两侧以及所述半导体衬底表面形成有隔离物。
[0020]进一步的，所述隔离物包括依次形成的氧化硅层和氮化硅层。
[0021]进一步的，在所述第一连接孔中形成第一插塞之前，在所述第一连接孔暴露出的所述源极和漏极表面形成接触层。
[0022]进一步的，所述接触层的材质为硅化钛。
[0023]进一步的，所述金属线和所述栅极的材质均为多晶硅。
[0024]进一步的，所述第一介质层以及所述第二介质层的材质均为氧化硅。
[0025]进一步的，所述第一插塞以及所述第二插塞的材质均为钨。
[0026]进一步的，所述第一步刻蚀、第二步刻蚀以及第三步刻蚀工艺采用CF4、C4F6, C2H2,Ar以及O2气体进行刻蚀。
[0027]与现有技术相比，本发明的有益效果主要体现在:首先对器件区和第一介质层进行第一步刻蚀以形成第一连接孔并填充形成第一插塞，再形成阻挡层和第二介质层，接着对第二介质层进行第二步刻蚀以形成第二连接孔，接着对第二介质层和阻挡层进行第三步刻蚀以形成第三连接孔并填充形成第三插塞；分步刻蚀能够降低每次刻蚀工艺形成的连接孔的深宽比，从而降低对刻蚀工艺的要求，使刻蚀工艺得到更好的控制，从而形成形貌较好的插塞。
[0028]本发明的另一有益效果体现在:第一阻挡层能够起到对半导体衬底的保护作用，能够减少刻蚀对半导体衬底造成的损害。
【专利附图】
【附图说明】
[0029]图1为现有技术中器件区通过插塞连接的俯视图；
[0030]图2为现有技术中插塞的立体结构示意图；
[0031]图3为本发明一实施例的插塞的形成方法的流程图；
[0032]图4a_图4i为本发明一实施例的插塞的形成方法制作过程中的器件剖面示意图。【具体实施方式】
[0033]为了便于理解，下面结合具体实施例以及附图来对本发明进行更加详细的描述。
[0034]请参考图3，在本实施例中，提出一种插塞的形成方法，其包括:
[0035]步骤SlOO:提供半导体衬底100，所述半导体衬底100包括器件区以及形成于相邻的器件区之间的浅沟道隔离层110，所述器件区中形成有源极121和漏极122，所述源极121和漏极122之间的器件区上形成有栅介质层123和栅极131 ;所述浅沟道隔离层110上形成有金属线132。在本实施例中，所述栅极131和金属线132的两侧的半导体衬底100上形成有隔离物，所述隔离物包括氮化硅层141和氧化硅层142，其中所述氧化硅层142形成在所述氮化硅层141的表面,如图4a所示。
[0036]其中，所述半导体衬底100中设有浅沟道隔离层110，所述浅沟道隔离层110的材质为二氧化硅；所述金属线132形成于浅沟道隔离层上，所述金属线132可以作为电阻等；所述金属线132以及所述栅极131的材质是多晶硅，所述栅极131和所述金属线132可以同时形成，减少工艺步骤，如图4a所示。
[0037]步骤S200:在所述隔离物以及所述器件区的表面形成第一介质层200，如图4a所示；
[0038]其中，所述第一介质层200的材质为二氧化硅，作为层间介质层，用于隔离器件区与后续形成的金属层。
[0039]步骤S300:进行第一步刻蚀，刻蚀所述第一介质层200和所述隔离物，形成第一连接孔210，所述第一连接孔210暴露出所述源极121和漏极122 ；
[0040]较佳的，为了便于刻蚀，先在所述第一介质层200上依次形成不定形碳层310、氮氧化硅层320、二氧化硅层330以及图案化的光阻层400，所述不定形碳层310可以防止在刻蚀工艺中发生光阻400的崩塌，所述氮氧化硅层320以及二氧化硅层330可以增加光的反射率，有助于对所述光阻400进行曝光和图案化处理。接着，以所述不定形碳层310、氮氧化硅层320、二氧化硅层330以及图案化的光阻层400为掩膜进行第一步刻蚀，形成第一连接孔210，如图4b所示，其中，第一步刻蚀工艺采用CF4、C4F6、C2H2、Ar以及O2气体进行刻蚀。然后，去除所述图案化的光阻层400、二氧化硅层330、氮氧化硅层320和不定形碳层310，如图4c所示。
[0041]在本实施例中，形成第一连接孔210之后，在所述第一连接孔210暴露出的所述源极121和漏极122表面形成接触层220，如图4d所示，所述接触层220的材质优选为硅化钛，能够使后续填充的插塞和源极121和漏极122之间形成良好的欧姆接触。
[0042]步骤S400:在所述第一连接孔210中形成第一插塞510 ；
[0043]本实施例中，使用物理气相沉积工艺在所述第一连接孔210中以及所述第一介质层200的表面形成第一插塞510，接着对所述第一插塞510进行化学机械研磨，研磨去除部分所述第一介质层200以及部分第一插塞510，只保留形成在第一连接孔210中的第一插塞510,如图4e所不；所述第一插塞510的材质例如为鹤。
[0044]步骤S500:在所述第一介质层200以及所述第一插塞510的表面依次形成第一阻挡层600和第二介质层700，如图4f所示；
[0045]其中，所述第一阻挡层600的材质为氮化硅，所述第一阻挡层600的厚度范围优选是120埃?180埃，例如是150埃，所述第一阻挡层600能够起到刻蚀阻挡的作用，防止刻蚀气体对所述浅沟道隔离层造成伤害；所述第二介质层700的材质为氧化硅，其作为层间介质层，用于隔离器件区与后续形成的金属层。
[0046]步骤S600:进行第二步刻蚀，刻蚀所述第二介质层700，形成第二连接孔710，所述第二连接孔710暴露出所述第一阻挡层600，如图4g所示；
[0047]第二步刻蚀工艺与步骤S300的刻蚀步骤类似，同样可以以不定形碳层、氮氧化硅层、二氧化硅层以及图案化的光阻层为掩膜来进行刻蚀。其中第二步刻蚀工艺采用cf4、C4F6, C2H2, Ar以及O2气体进行刻蚀。相对于现有技术，第二步刻蚀形成的第二连接孔710的深宽比较小，所以对于常规刻蚀工艺来说容易实现，降低了对刻蚀工艺的要求。
[0048]步骤S700:进行第三步刻蚀，刻蚀第二介质层700、所述第一阻挡层600以及所述第一介质层200，形成第三连接孔720，所述第三连接孔720暴露出所述金属线132、所述栅极131以及所述第一插塞510,如图4h所不；
[0049]同样，第三步刻蚀工艺也可与步骤S300的刻蚀步骤类似，可以以不定形碳层、氮氧化硅层、二氧化硅层以及图案化的光阻层为掩膜来进行刻蚀，在此不再赘述。其中，第三步刻蚀工艺采用CF4、C4F6, C2H2, Ar以及O2气体进行刻蚀。由于步骤S600已经刻蚀出第二连接孔710，第三步刻蚀形成的第三连接孔720的深宽比相对于现有技术也比较小，对第三步刻蚀工艺来说更加容易实现，进一步降低了对刻蚀工艺的要求。
[0050]步骤S800:在所述第三连接孔720中形成第二插塞520，如图4i所示；
[0051]其中，所述第二插塞520的材质例如为钨，并且所述第二插塞520与所述金属线132、所述栅极131以及所述第一插塞510电连接，便于器件区与后续形成的金属互连层实现电连接。
[0052]综上所述，本实施例提出的一种插塞的形成方法，采用三步刻蚀能够降低每次刻蚀工艺形成的连接孔的深宽比，从而降低对刻蚀工艺的要求，使刻蚀工艺得到更好的控制，从而形成形貌较好的第一插塞和第二插塞，并且阻挡层能够起到对半导体衬底的保护作用，能够减少刻蚀对半导体衬底造成的损害
[0053]以上仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属【技术领域】的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
【权利要求】
1.一种插塞的形成方法，其步骤包括: 提供半导体衬底，所述半导体衬底上形成有栅极和金属线，所述栅极两侧的半导体衬底中形成有源极和漏极； 在所述半导体衬底上以及所述栅极和金属线的表面形成第一介质层； 进行第一步刻蚀形成第一连接孔，所述第一连接孔暴露出所述源极和漏极； 在所述第一连接孔中形成第一插塞； 在所述第一介质层以及第一插塞上形成第二介质层； 进行第二步刻蚀形成第二连接孔，所述第二连接孔暴露出所述第一介质层； 进行第三步刻蚀形成第三连接孔，所述第三连接孔暴露出所述金属线、栅极以及第一插塞; 在所述第三连接孔中形成第二插塞。
2.如权利要求1所述的插塞的形成方法，其特征在于:在所述第一介质层以及第一插塞上形成第二介质层之前，在所述第一介质层以及第一插塞上形成第一阻挡层。
3.如权利要求2所述的插塞的形成方法，其特征在于:所述第一阻挡层的材质为氮化硅。
4.如权利要求5所述的插塞的形成方法，其特征在于:所述第一阻挡层的厚度范围是120埃?180埃。
5.如权利要求1所述的插塞的形成方法，其特征在于:所述半导体衬底中形成有浅沟道隔离层，所述金属线形成于浅沟道隔离层上。
6.如权利要求1所述的插塞的形成方法，其特征在于:所述栅极和金属线的两侧以及所述半导体衬底表面形成有隔离物。
7.如权利要求6所述的插塞的形成方法，其特征在于:所述隔离物包括依次形成的氧化娃层和氮化娃层。
8.如权利要求1所述的插塞的形成方法，其特征在于:在所述第一连接孔中形成第一插塞之前，在所述第一连接孔暴露出的所述源极和漏极表面形成接触层。
9.如权利要求8所述的插塞的形成方法，其特征在于:所述接触层的材质为硅化钛。
10.如权利要求1所述的插塞的形成方法，其特征在于:所述金属线和所述栅极的材质均为多晶硅。
11.如权利要求1所述的插塞的形成方法，其特征在于:所述第一介质层以及所述第二介质层的材质均为氧化硅。
12.如权利要求1所述的插塞的形成方法，其特征在于:所述第一插塞以及所述第二插塞的材质均为钨。
13.如权利要求1所述的插塞的形成方法，其特征在于:所述第一步刻蚀、第二步刻蚀以及第三步刻蚀工艺采用CF4、C4F6, C2H2、Ar以及O2气体进行刻蚀。
【文档编号】H01L21/768GK103972154SQ201310044553
【公开日】2014年8月6日 申请日期:2013年2月1日 优先权日:2013年2月1日
【发明者】黄敬勇, 韩秋华 申请人:中芯国际集成电路制造(上海)有限公司