专利名称：制造鳍片器件的方法和鳍片器件的制作方法
技术领域：
本发明涉及鳍片场效应晶体管(鳍片FET)器件，更具体而言，涉及用于在鳍片FET器件制造工艺中采用应力记忆技术(SMT)的技术。
背景技术：
应力记忆技术(SMT)已经证实可应用于平面互补金属氧化物半导体(CMOS)技术，例如η沟道场效应晶体管(NFET)。通过在制造过程中向晶体管施加应力，可以增大电子迁移率。通常，NFET上的SMT工艺涉及通过高温退火将应力从高应力氮化物传递到NFET的源极和漏极区，然后剥离高应力氮化物。然而，传统的SMT流程不能应用于下一代CMOS技术，因为下一代CMOS技术涉及鳍片FET结构。鳍片FET器件通常包括由多个鳍片连接的源极区和漏极区，这些鳍片用作器件沟道区。栅极围绕源极和漏极区之间每个鳍片的至少一部分。通常采用外延技术来合并源极和漏极区中的鳍片。传统的SMT流程很可能不适用于鳍片FET器件，因为与平面器件不同，在鳍片FET中沟道沿鳍片的侧壁延伸。因此，沟道沉积在合并的外延源极和漏极区上时将与任意高应力氮化物的距离远。因此，希望获得一种能够应用于鳍片FET器件的改善SMT技术。
发明内容
本发明提供一种将应力记忆技术(SMT)应用于鳍片场效应晶体管(鳍片FET)器件制造工艺的技术。在本发明的一个方面中，提供一种用于制造鳍片FET器件的方法。该方法包括以下步骤。提供晶片。在所述晶片中构图多个鳍片。形成覆盖所述鳍片的一部分的虚拟栅极，其中所述鳍片被所述虚拟栅极覆盖的所述部分作为所述器件的沟道区，所述鳍片从所述虚拟栅极之下延伸出的部分作为所述器件的源极和漏极区。在所述虚拟栅极的相对侧上形成间隔物。去除所述虚拟栅极，由此在所述间隔物之间形成暴露所述器件的所述沟道区中的所述鳍片的沟槽。将氮化物材 料沉积到所述沟槽中，以便覆盖所述器件的所述沟道区中的每个所述鳍片的顶部和侧壁。对所述晶片进行退火，以在所述氮化物材料中诱导应变，由此形成应力(stressed)氮化物膜，所述应力氮化物膜覆盖所述器件的所述沟道区中的每个所述鳍片的所述顶部和侧壁并诱导应变。去除所述应力氮化物膜。形成替代栅极覆盖所述器件的所述沟道区中的所述鳍片。在本发明的另一个方面中，提供一种鳍片FET器件。该鳍片FET器件包括:形成在晶片中的多个鳍片；覆盖所述鳍片的一部分的栅极，其中所述鳍片的由所述栅极覆盖的部分鳍片作为所述器件的沟道区，所述鳍片从所述栅极之下延伸出的部分作为所述器件的源极和漏极区，其中所述器件的所述沟道区中的每个所述鳍片的顶部和侧壁具有诱导的应变；以及位于所述栅极的相对侧上的间隔物。。下面参照具体实施方式
部分和附图来说明，以便更完全的理解本发明以及本发明的其它特征和优点。
图1A是根据本发明实施例的三维视图，示出在鳍片FET器件中，沟道中流动的电流如何垂直地沿鳍片的侧壁流过；图1B是示出根据本发明实施例横切图1A所示结构形成的横截面图；图2A是根据本发明实施例的三维视图，示出多个鳍片已经构图在绝缘体上硅(SOI)晶片中；图2B是根据本发明实施例的三维视图，示出其中多个鳍片已经构图在体半导体晶片中的一个可选实施例；图2C是根据本发明实施例的三维视图，示出采用氧化物来隔离体晶片配置中的轄片；图3A是根据本发明实施例的三维视图，示出在SOI晶片配置中的每个鳍片的一部分之上或覆盖该部分形成的虚拟栅极；图3B是根据本发明实施例的三维视图，示出在体晶片配置中的每个鳍片的一部分之上或覆盖该部分形成的虚拟栅极；图4A是根据本发明实施例的三维视图，示出在SOI晶片配置中形成在虚拟栅极的相对侧上的间隔物；图4B是根据 本发明实施例的三维视图，示出在体晶片配置中形成在虚拟栅极的相对侧上的间隔物；图5A是根据本发明实施例的三维视图，示出在SOI晶片配置中采用外延来加厚/合并形成器件的源极和漏极区的鳍片的暴露部分；图5B是根据本发明实施例的三维视图，示出在体晶片配置中采用外延来加厚/合并形成器件的源极和漏极区的鳍片的暴露部分；图6A是根据本发明实施例的三维视图，示出在SOI晶片配置中氮化物层已经沉积在晶片上，覆盖外延合并的源极和漏极区以及虚拟栅极；图6B是根据本发明实施例的三维视图，示出在体晶片配置中氮化物层已经沉积在晶片上，覆盖外延合并的源极和漏极区以及虚拟栅极；图7A是根据本发明实施例的三维视图，示出虚拟栅极已经从SOI晶片配置中去除；图7B是根据本发明实施例的三维视图，示出虚拟栅极已经从体晶片配置中去除；图8A是根据本发明实施例的横截面图，示出在SOI晶片配置中高应力氮化物膜已经沉积在沟道区中的鳍片上；图SB是根据本发明实施例的横截面图，示出在体晶片配置中高应力氮化物膜已经沉积在沟道区中的鳍片上；图9A是根据本发明实施例的三维视图，示出替代栅极已经形成在SOI晶片配置中；以及图9B是根据本发明实施例的三维视图，示出替代栅极已经形成在体晶片配置中。
具体实施方式
本发明提供采用应力记忆技术(SMT)来制造鳍片场效应晶体管(鳍片FET)器件的技术。图1A和IB示出为什么传统SMT工艺不适用于鳍片FET器件。具体来说，图1A示出鳍片FET器件100，它具有由鳍片106互连的源极区102和漏极区104，所述鳍片用作器件的沟道区。栅极108围绕位于源极区102和漏极区104之间的每个鳍片的至少一部分。该器件形成在衬底110上。如图1A所示，沟道中的电流沿鳍片的侧壁垂直出现(参见箭头112)。因此，如果高应力氮化物114沉积在器件上，则该高应力氮化物会与沟道隔开一段距离。参照图1B。图1B是沿图1A的线A-A’的横截面图。如图1B所示，电子流沿鳍片的侧壁是垂直的(参见箭头116)。因此,利用该方案,高应力氮化物114不会到达沟道。即使高应力氮化物114没有将应力耦合到沟道中，从鳍片的顶部到底部的应变效果也不均匀。这是可能会导致制造产量问题的另一个工艺变化源。本技术提供沿鳍片高度方向的均匀应力传递。本技术采用中间虚拟栅极结构，该结构在SMT过程之前去除，然后利用替代栅极来替换。通过这种方式，虚拟栅极去除之后，鳍片沟道的整个表面面积都暴露给高应力氮化物。然后通过退火步骤，应力能够有效传递给沟道，接着放置替代栅极。下面参照图2-9来详细说明该工艺。为开始该工艺，首先在晶片上构图多个鳍片202。参见图2A和2B，分别示出绝缘体上硅(SOI)和体半导体晶片。下面的说明涉及晶片和用于在晶片上制造鳍片的流程，这些说明仅仅是示例性说明。这里可以采用任意合适的用于形成鳍片FET器件的晶片配置和鳍片制造工艺。仅通过示例的方式，合适的启动平台是具有SOI层的SOI晶片，该SOI层通过掩埋氧化物或BOX (例如，二氧化硅)而与衬底隔离。为便于说明，在图中没有示出衬底。参见图2A。SOI层包括半导体材料，例如硅、锗或硅锗。这种SOI晶片商业可得。SOI层的厚度将决定鳍片的高度·。因此，如果采用市售晶片，则可能需要减薄SOI层。仅通过示例的方式，可以利用公知的一系列氧化和氧化物剥离步骤来减薄SOI层，直到获得所需厚度(参见以下内容)。接着，如图2A所示，在SOI层中构图多个鳍片202。仅通过示例的方式，该构图步骤包括将硬掩模(未示出)沉积到SOI层，以及利用鳍片的足印(footprint)和位置来构图该硬掩模。然后，例如利用反应离子蚀刻工艺，采用该硬掩模来构图SOI层中的鳍片。利用蚀刻工艺，例如化学机械抛光(CMP)工艺，在鳍片蚀刻步骤之后去除所有残余的硬掩模。根据示例性实施例，采用氮化物硬掩模来构图这些鳍片。此外，可以采用双鳍片硬掩模结构(例如，包括氧化物和氮化物部分)来增强所获鳍片的限定。例如在Chang等人发明的、专利号为 7，923，337B2、标题为 “Fin Field Effect Transistor Devices withSelf-Aligned Source and Drain Regions”的美国专利(以下简称Chang)中公开了这种双鳍片硬掩模结构，该美国专利通过引用并入本文。根据示例性实施例，鳍片202经构图处理之后具有大约10纳米(nm)至大约30纳米的高度h、大约10纳米至大约25纳米的宽度W。如上所述，SOI层的厚度将等于构图鳍片的高度h。因此，根据示例性实施例，(在构图鳍片202之前)SOI层的厚度大约为10纳米至大约30纳米。如上所述，需要采用减薄工艺来减小SOI层的厚度。
本鳍片FET器件制造工艺可选的启动平台包括体半导体(例如硅(Si)、锗(Ge)或娃错(SiGe))晶片。参见图2B。如图2B所不,利用体晶片,在晶片中构图形成多个轄片204。仅通过示例的方式，该构图步骤包括将硬掩模(未示出)沉积到晶片表面，以及利用鳍片的足印和位置来构图该硬掩模。然后，利用例如高纵横比鳍片的活性离子蚀刻(RIE)工艺，采用该硬掩模来构图处理晶片中的鳍片。根据示例性实施例，该示例中鳍片形成具有大约40纳米至大约70纳米例如60纳米的高度h’，以及大约10纳米至大约25纳米的宽度w’。每个鳍片的一部分(例如，大约一半)被隔离氧化物掩埋(参见下面的内容)，因此将每个鳍片的有效高度减小为大约20纳米至大约35纳米例如大约30纳米。根据示例性实施例，采用氮化物硬掩模来构图处理这些鳍片。此外，可以采用双鳍片硬掩模结构(包括氧化物和氮化物部分)来增强所形成鳍片的限定。参见Chang的专利。在体晶片中构图处理这些鳍片之后，为了隔离鳍片，首先将氧化物材料(例如，二氧化硅SiO2)均厚沉积到晶片上，然后填充鳍片204之间的间隙。合适的氧化物沉积工艺包括但不限于化学气相沉积(CVD)。过量沉积的氧化物可以利用例如CMP工艺来去除。接着，采用氧化物选择性定时蚀刻(例如，定时氧化物选择性RIE)工艺来凹化该氧化物以便暴露鳍片的一部分。参见图2C。该氧化物蚀刻工艺还可以用于去除在鳍片蚀刻中残余的任意硬掩模(如上所述)。根据示例 性实施例，当鳍片的一半高度h’暴露时终止该氧化物蚀刻。因此，利用上述示例性尺寸，当在体晶片中构图鳍片使得每个鳍片具有大约40纳米至大约70纳米的高度h’时，当暴露大约20纳米至大约35纳米高度的鳍片，则终止氧化物RIE。该氧化物还可以在多个鳍片之间提供绝缘。然而，如图2C清楚示出，这些鳍片仍然在氧化物下面连接。可以采用成角度注入每个鳍片底座的高剂量结(high-dosejunction)以便形成掺杂剂结(dopant junction),因此完全隔离开这些鳍片。仅通过示例的方式，高剂量结成角度注入步骤可以包括将砷(As)以大约I X IO16CnT2至大约3X IO16CnT2的剂量注入到每个鳍片底座。这种鳍片隔离方式通常被称为结隔离。例如，参见Fried等人在 SOI industry Consortium (2011)发表的文章 “SOI vs.bulk:Performance, Manufacturing and Cost”,该文章通过引用并入本文。通过下面的说明可以清楚获悉，利用鳍片202/204的一部分来形成该器件的沟道区域，也就是鳍片202/204由虚拟/替代栅极覆盖的那些部分。鳍片的其它部分将形成该器件的源极和漏极区(也就是，这些鳍片从虚拟/替代栅极之下伸出的那些部分)。无论采用哪一种工艺启动平台，也就是SOI或体晶片，下面的步骤都是相同的方式来执行。也就是说，接下来，在每个鳍片的一部分之上或覆盖每个鳍片的一部分形成虚拟栅极302/304。分别参见图3A和3B。图3A (在图2A同系列)示出SOI晶片实施例，而图3B (与图2C同系列)示出体晶片实施例。在下面的流程步骤中，去除虚拟栅极，然后利用替代栅极来替换虚拟栅极。因此，虚拟栅极仅仅用作随后替代栅极的占位体(Placeholder)。在Chang的专利中也披露了该虚拟栅极。根据示例性实施例，首先通过将合适虚拟栅极材料均厚沉积到晶片上，然后覆盖鳍片，形成虚拟栅极302/304。合适虚拟栅极材料包括但不限于多晶硅。虚拟栅极材料还可以通过化学气相沉积(CVD)工艺例如低压CVD (LPCVD)来沉积。然后可以将抗蚀剂(未示出)沉积到虚拟栅极材料上，该抗蚀剂可以利用虚拟栅极302/304的足印和位置来构图抗蚀齐U。然后利用蚀刻工艺例如RIE来构图处理虚拟栅极302/304。仅通过示例的方式，当多晶硅用作虚拟栅极材料时，可以在该步骤中采用多晶硅选择性RIE来构图虚拟栅极302/304。然后在虚拟栅极302/304的相对侧上形成间隔物402/404。分别参见图4A和4B。图4A (与图3A同系列)示出SOI晶片实施例，而图4B (与图3B同系列)示出体晶片实施例。间隔物设置在器件的源极和漏极区以及器件栅极(如上强调的那样，虚拟栅极302/304用作器件的最终/替代栅极的占位体)之间，这有助于最小化完成器件中的寄生电容，但是对于防止源极/漏极外延期间的栅极-源极/漏极短路而言不是必需的(参见以下内容)。因此，间隔物402/404主要用于使栅极偏离源极和漏极区一定距离。如果没有间隔物402/404，源极/漏极硅化物(参见以下内容)可能会侵占沟道区，导致产生高电阻和/或不必要的源极/漏极掺杂剂过量。根据示例性实施例，间隔物402/404是氮化物间隔物，它通过首先在晶片之上沉积氮化物层(例如，氮化硅层)覆盖虚拟栅极302/304而形成。接着将抗蚀剂膜沉积在氮化物层上，然后利用间隔物足印进行掩蔽和构图。利用氮化物选择性RIE来形成间隔物402/404。如图4A和4B所示，该工艺将遗留一部分间隔物材料在虚拟栅极的顶部上。之后在蚀刻以暴露虚拟栅极302/304的过程中，去除虚拟栅极302/304顶部上的该部分间隔物材料。接着利用外延工艺来增厚该器件源极和漏极区中鳍片的暴露部分(也就是，鳍片未被虚拟栅极302/304和/或间隔物402/404覆盖的那些部分)。分别参见图5A和5B。图5A (与图4A同系列)示出SOI晶片实施例,而图5B (与图4B同系列)示出体晶片实施例。如图5A和5B所示，该外延步骤用于合并鳍片。可以采用本领域公知的标准外延工艺。然而，通常外延需要通过气态或液体前体例如四氯化硅来生长膜。在外延过程中，如果需要可以引入掺杂剂，以便掺杂源极和漏极区。合适的掺杂剂包括但不限于硼和磷。然后将氧化物层602/604沉积到晶片上，覆盖经外延合并的源极和漏极区。分别参见图6A和6B。图6A (与图5A同系列)示出SOI晶片实施例，而图6B (与图5B同系列)示出体晶片实施例。如下所述 ，氧化物层602/604用于在下面的栅极去除工艺中保护源极和漏极区。以及，氧化物层602/604随后相对于间隔物402/404被选择性去除(参见以下内容)以便保持间隔物402/404完整。根据示例性实施例，氧化物层602/604由可流动氧化物形成。合适的可流动氧化物包括但不限于在诸如甲基异丙酮(MIBK)溶剂中的聚合物氢倍半硅氧烷(hydrogensilsesquioxane) (HSQ)-例如 Dow Corning 公司生产的 FOX,以及液体 Si (OH)4。聚合物HSQ 例如披露在 Lis 等的 “Application of flowable oxide in photonic”，MaterialScience-Poland vol.26, N0.1 (以下简称Lis论文),该论文通过引用并入本文。如Lis论文中所述，聚合物HSQ (例如F0X)可以旋涂到晶片上，在这种情况下覆盖经外延合并的源极和漏极区。然后，在大约100° C至大约250° C的温度下，烘烤聚合物HSQ达大约2分钟至大约10分钟，以去除溶剂并且致密该层。利用化学气相沉积(CVD)沉积液体Si (OH)4的内容例如披露在Chung等人的“Flowable Oxide CVD Process for Shallow Trench Isolationin Silicon Semiconductor，，，Journal of Semiconductor Technology and Scicence,vol.4，N0.1 (2004年3月)(以下简称Chung论文),该论文通过引用并入本文。根据示例性实施例，氧化物材料(例如，可流动氧化物)均厚沉积到晶片上。过量材料可以从除源极和漏极区之上的区域之外的所有区域去除(例如，利用显影剂冲洗，例如基于氢氧化四甲基胺(TMAH)的显影剂)，因此形成氧化物层602/604。如图6A和6B所示，执行蚀刻例如CMP，以便将间隔物材料从虚拟栅极的顶部去除，因此暴露虚拟栅极。在该步骤中氧化物层602/604用作蚀刻阻挡层。然后去除虚拟栅极302/304。分别参见图7A和7B。图7A (与图6A同系列)示出SOI晶片实施例，而图7B (与图6B同系列)示出体晶片实施例。如图7A和7B，去除虚拟栅极将导致沟槽形成在源极和漏极区之间(例如，位于间隔物402/404之间)。根据示例性实施例，利用湿化学蚀刻或干蚀刻来去除虚拟栅极302/304。如上强调的那样，虚拟栅极302/304可以由多晶硅形成。在这种情况下，虚拟栅极302/304可以利用硅专用RIE工艺来去除。氧化物层602/604将用于在该蚀刻工艺中保护源极和漏极区。作为虚拟栅极去除的结果，曾经由虚拟栅极覆盖的那些鳍片部分(也就是，器件的沟道区，如上所述)现在被暴露。因此，鳍片沟道区的整个表面区域(例如，每个鳍片的侧壁和顶部)可以通过SMT应力传递工艺暴露于高应力氮化物。现在详细说明该SMT工艺。为了最佳阐述该SMT工艺，下面的说明将参照横截该结构形成的横截面图。具体来说，图8A和8B示出沿平面A-A’或平面B-B’截面的横截面图。分别参照图7A和7B。SMT工艺涉及在沟道区中暴露的鳍片上形成高应力氮化物膜802/804 (这会引起沟道区发生应变)。参见图8A和8B。图8A (与图7A同系列)示出SOI结构实施例，而图8B(与图7B同系列)示出体晶片实施例。为了在鳍片沟道区上形成高应力氮化物膜802/804，首先将氮化物材料沉积到沟道区中暴露的鳍片上。根据示例性实施例，氮化物材料是氮化硅，它利用保形沉积工艺例如C VD和原子层沉积(ALD)而均厚沉积到晶片上覆盖住鳍片。然后在大约600摄氏度(°C)至大约1000°C的温度下，对晶片退火处理达大约2分钟至大约60分钟，以形成高应力氮化物膜802/804。该退火处理会诱导氮化物材料的应变。而且，由于氮化物材料接触到鳍片沟道区的所有暴露表面，所以退火步骤中氮化物材料的应变会在退火过程中传递给沟道区。特别是，如上强调的那样，在鳍片FET器件中，流过沟道的电流沿鳍片的侧壁垂直出现(参见图1A，如上所述)。因此，为了在鳍片FET器件的沟道区有效诱导应变，(沟道区中)鳍片的侧壁必须暴露于高应力氮化物膜。否则，如上强调的那样，会发生不均匀应力传递。优点在于，利用本技术，可以在每个鳍片的侧壁(和顶部)上直接形成高应力氮化物膜802/804。因此，根据本工艺，在每个鳍片的侧壁上诱导均匀(压缩或拉伸)应变。所诱导的应变的(所需)类型可以根据将形成的器件而变，因此通常是应用专用的。例如，在沟道区诱导拉伸应变能够改善电子迁移率但是降低空穴迁移率。因此，在η沟道FET的情况下，希望形成拉伸应变。相反，在P沟道FET的情况下，希望形成压缩应变。例如在Balseanu等人发明的、专利号为7，566，655Β2、标题为“Integration ProcessforFabricating Stressed Transisitor structure” 的美国专利(以下简称“美国专利7，566，655B2”)中披露了用于构造氮化硅材料以便施加压缩应变或拉伸应变的技术，该美国专利通过引用并入本文。例如，通过在材料中具有更多S1-N键以增大膜密度，以及减小S1-H键和N-H键的密度，可以在氮化硅中获得更高压缩应力值。例如更高沉积温度的因素也会影响氮化硅膜的压缩应力值。参见美国专利7，566，655B2。通过减小材料中的净氢含量，或者减小材料中硅-氢和氮-氢键(S1-H和N-H键)的含量，可以在氮化硅中获得更高拉伸应力值。参见美国专利7，566，655B2。因此，根据示例性实施例，根据是需要拉伸(例如，η沟道FET)还是需要压缩应变(例如，P沟道FET )，可以调节高应力氮化物膜802/804的组成(例如，参见美国专利7，566,655Β2)(例如，在器件的不同区域可以采用不同的高应力氮化物膜成分(施加压缩或拉伸应力))。可选地，在两种情况下，都可以采用单一的高应力氮化物膜802/804成分。然而，在去除高应力氮化物膜802/804之后(且在替代栅极沉积之前)，可以将例如氙(Xe)或锗(Ge)的元素的选择性重离子注入(例如，剂量为大约3X IO16CnT2至大约5X IO16CnT2)到一个或多个鳍片，以便利用该注入物来释放鳍片中的应力。因此，仅通过示例的方式，到具有(通过本发明的技术诱导的)压缩应变的鳍片的重离子注入将减小压缩应变。类似的，到具有(通过本发明的技术诱导的)拉伸应变的鳍片的重离子注入将减小拉伸应变。例如，如上强调的那样，沟道区中的拉伸应变对于η沟道FET是希望的，但是不适用于P沟道FET。因此，可以对于两种应用采用高应力氮化物膜802/804来施加拉伸应变，接着进行重离子注入来释放P沟道FET的鳍片沟道中的拉伸应变。相反，如上强调的那样，沟道区中的压缩应变对于P沟道FET是希望的，但是不适用于η沟道FET。因此，可以对于两种应用采用高应力氮化物膜802/804来施加拉伸应变，接着进行重离子注入来释放η沟道FET的鳍片沟道中的压缩应变。在SMT工艺之后，剥离(去除)高应力氮化物膜802/804和氧化物层602/604。根据示例性实施例，可以利用湿蚀刻工艺例如HF浸溃来去除高应力氮化物膜802/804和氧化物层602/604。去除高应力氮化物膜802/804以形成替代栅极(参见如下内容)，去除氧化物层602/604以访问到源极和漏极区。然而，即使在去除高应力氮化物膜802/804之后，沟道区中产生的应变仍然存在。接着在沟道区的每个鳍片的至少一部分之上形成替代栅极902/904。分别参见图9Α和9Β。图9Α (与图8Α同系列)示出SOI晶片实施例，而图9Β (与图8Β同系列)示出体晶片实施例。根据示例性实施例，利用栅极材料填充去除虚拟栅极之后留下的沟槽(以便覆盖住鳍片)，形成替代栅极90 2/904。一旦将栅极材料填充到沟槽中，则可以利用CMP来平坦化处理栅极材料。合适的栅极材料包括但不限于以下的一种或多种:多晶硅、沉积金属和多种材料的混合叠层例如金属多晶硅。在图9Α和9Β所示的实施例中，在替代栅极902/904的相对侧上形成间隔物402/404。可以利用传统工艺形成源极漏极接触(未示出)。例如，可以在外延合并的源极和漏极区上形成标准金属硅化物接触。总之，通过利用本发明的虚拟栅极/替代栅极工艺的SMT技术，可以有效应用于鳍片FET器件。也就是说，利用本发明的技术，整个沟道都可以暴露于SMT氮化物以便获得最大应变传递效率。虽然已经说明了本发明的示例性实施例，但是可以理解的是，本发明不限于这些具体实施例，本领域技术人员可以进行多种其它改变和变型，而不会脱离本发明的范围。
权利要求
1.一种制造鳍片场效应晶体管(鳍片FET)器件的方法，包括以下步骤: 提供晶片； 在所述晶片中构图多个鳍片； 形成覆盖所述鳍片的一部分的虚拟栅极，其中所述鳍片被所述虚拟栅极覆盖的所述部分作为所述器件的沟道区，所述鳍片从所述虚拟栅极之下延伸出的部分作为所述器件的源极和漏极区； 在所述虚拟栅极的相对侧上形成间隔物； 去除所述虚拟栅极，由此在所述间隔物之间形成暴露所述器件的所述沟道区中的所述鳍片的沟槽； 将氮化物材料沉积到所述沟槽中，以便覆盖所述器件的所述沟道区中的每个所述鳍片的顶部和侧壁； 对所述晶片进行退火，以在所述氮化物材料中诱导应变，由此形成应力氮化物膜，所述应力氮化物膜覆盖所述器件的所述沟道区中的每个所述鳍片的所述顶部和侧壁并诱导应变； 去除所述应力氮化物膜；以及 形成替代栅极覆盖所述器件的所述沟道区中的所述鳍片。
2.根据权利要求1所述的方法，还包括以下步骤: 利用外延工艺增厚所述鳍片从所述虚拟栅极之下延伸出的所述部分。
3.根据权利要求1所述的方法，还包括以下步骤: 利用氧化物层覆盖所述器件的所述源极和漏极区，其中所述氧化物层用于在去除所述虚拟栅极的步骤期间保护所述源极和漏极区。
4.根据权利要求1所述的方法，其中所述晶片包括具有在掩埋氧化物(BOX)之上设置的SOI层的绝缘体上硅(SOI)晶片，以及其中所述鳍片被构图在所述SOI层中。
5.根据权利要求4所述的方法，其中所述SOI层包括硅、锗或硅锗。
6.根据权利要求1所述的方法，其中所述晶片包括体硅、锗或硅锗晶片。
7.根据权利要求1所述的方法，其中每个所述鳍片具有从约10纳米至约30纳米的高度以及从约10纳米至约25纳米的宽度。
8.根据权利要求1所述的方法，其中形成所述虚拟栅极的步骤包括以下步骤: 将所述虚拟栅极材料均厚沉积到所述晶片上以覆盖所述鳍片；以及 构图所述虚拟栅极材料以形成所述虚拟栅极。
9.根据权利要求8所述的方法，其中所述虚拟栅极材料包括多晶硅。
10.根据权利要求1所述的方法，其中所述间隔物包括氮化物间隔物。
11.根据权利要求2所述的方法，其中所述外延将所述鳍片从所述虚拟栅极之下延伸出的部分合并。
12.根据权利要求3所述的方法，其中所述氧化物层包括可流动氧化物。
13.根据权利要求1所述的方法，其中利用湿化学蚀刻或干蚀刻来去除所述虚拟栅极。
14.根据权利要求1所述的方法，其中所述氮化物材料包括氮化硅。
15.根据权利要求1所述的方法，其中所述晶片在约600°C至约1000°C的温度下退火。
16.根据权利要求1所述的方法，其中利用湿蚀刻工艺去除所述应力氮化物膜。
17.根据权利要求1所述的方法，其中形成所述替代栅极的步骤包括以下步骤: 利用栅极材料填充所述沟槽，以覆盖所述器件的所述沟道区中的所述鳍片；以及 平坦化所述栅极材料。
18.根据权利要求17所述的方法，其中所述栅极材料包括多晶硅、沉积金属和多种材料的混合叠层中的一种或多种。
19.一种鳍片FET器件，包括: 形成在晶片中的多个轄片； 覆盖所述鳍片的一部分的栅极，其中所述鳍片的由所述栅极覆盖的部分鳍片作为所述器件的沟道区，所述鳍片从所述栅极之下延伸出的部分作为所述器件的源极和漏极区，其中所述器件的所述沟道区中的每个所述鳍片的顶部和侧壁具有诱导的应变；以及位于所述栅极的相对侧上的间隔物。
20.根据权利要求19所述的鳍片FET器件，其中所述诱导的应变是压缩应变和拉伸应变中的 一种或多种。
全文摘要
本发明涉及制造鳍片器件的方法和鳍片器件。一种制造鳍片FET器件的方法，包括以下步骤。在晶片中构图多个鳍片。形成虚拟栅极以覆盖鳍片作为沟道区的部分。在虚拟栅极的相对侧上形成间隔物。去除虚拟栅极，因此形成位于间隔物之间的暴露器件的沟道区中的鳍片的沟槽。将氮化物材料沉积在沟槽中，以便覆盖器件的沟道区中的每个鳍片的顶部和侧壁。对晶片进行退火，在氮化物材料中诱导应变，由此形成应力氮化物膜，该膜覆盖器件的沟道区中的每个鳍片的顶部和侧壁并诱导应变。去除应力氮化物膜。形成替代栅极覆盖器件的沟道区中的鳍片。
文档编号H01L29/06GK103247537SQ20131004748
公开日2013年8月14日 申请日期2013年2月6日 优先权日2012年2月6日
发明者蔡明 , 郭德超, C-C·叶 申请人:国际商业机器公司