具有自对准端对端导线结构的半导体器件及其制造方法
【专利摘要】本发明公开了具有自对准端对端导线结构的半导体器件以及使用镶嵌技术形成半导体器件的方法，该方法提供了端对端间隔小于60nm而没有形成短路的自对准导线。该方法包括使用至少一个牺牲硬掩模层来生成芯棒并且在该芯棒中形成空隙。该牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一个硬掩模层也设置在基底材料上方，并设置在芯棒下方。间隔件材料形成在芯棒的侧面，并且填充空隙。间隔件材料起到掩模的作用，并且执行至少一次蚀刻操作，以将间隔件材料的图案转印到基底材料中。图案化的基底材料包括沟槽和升高部分。使用镶嵌技术在沟槽中形成导电部件。
【专利说明】具有自对准端对端导线结构的半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体器件以及使用镶嵌技术和牺牲硬掩模层形成该半导体器件的方法。
【背景技术】
[0002]在当今快速发展的半导体制造业中，有一股驱动力使得部件尺寸越来越小。导线对于任何集成电路和其他半导体器件来说都是非常关键的，因为它们将有源器件互连起来并传输能够使半导体器件工作的电流和信号。不断减小部件尺寸的驱动也应用于导线。随着集成水平的不断提高，形成越来越短的导线以及形成彼此距离很近但彼此间未形成短路的导线变得更有利。这适用于彼此相隔很近也被称为引线的导线，同时也适用于端对端对齐，即纵向上对齐的导线。
[0003]镶嵌技术和其他图案化技术用来限定导线和其他部件，并且各种工艺用于形成实际的导线。相对于可以实现的导电部件的最小尺寸，所有这些技术都存在局限。在没有造成短路的情况下，可以实现的相邻导电部件之间的最小间隔差也受到限制。
【发明内容】
[0004]本发明提供了一种先进的技术，其能够限定并形成越来越短的导线以及间隔越来越紧密的导电部件。
[0005]根据本发明的一个方面，提供了 一种形成半导体器件的方法，包括:提供衬底，材料层位于衬底上方并且硬掩模层位于材料层上方；图案化硬掩模层，从而形成至少一条硬掩模线；在硬掩模线中形成空隙；在衬底上方，包括在硬掩模线上方形成间隔件材料，并且填充空隙；各向异性地蚀刻部分间隔件材料以形成包括沿硬掩模线的侧面设置并填充空隙但不在硬掩模线上方的间隔件材料的间隔件图案；以及蚀刻未被间隔件图案覆盖的区域中的材料层，从而形成包括沟槽的材料层图案。
[0006]优选地，该方法还包括在蚀刻前，去除硬掩模线。
[0007]优选地，材料层是绝缘材料，并且该方法还包括在材料层上方形成导电材料，并在蚀刻之后填充沟槽，然后进行平坦化以从材料层上方去除部分导电材料，从而露出材料层的上表面并且在沟槽中形成导电材料的图案。
[0008]优选地，材料层是绝缘材料，并且该方法还包括在蚀刻之后在材料层上方形成导电材料，然后进行平坦化以去除部分导电材料，从而露出材料层的上表面并且在沟槽中形成导电材料的图案。
[0009]优选地，导电材料的图案包括直线对齐的导线，导线在纵向上被材料层的一段隔开60nm以下的距离。
[0010]优选地，衬底还包括位于材料层和硬掩模层之间的另一个硬掩模层，并且图案化硬掩模层还包括对另一个硬掩模层进行图案化，使得硬掩模线包括硬掩模层和另一个硬掩模层。[0011]优选地，硬掩模层包括SiN、SiON以及含硅抗反射涂层(ARC)中的一种，所述另一个硬掩模层包括旋涂碳和非晶碳中的一种。
[0012]优选地，衬底包括设置在材料层和硬掩模层之间另一个硬掩模层，并且该方法还包括在蚀刻材料层之前，蚀刻未被间隔件图案覆盖的区域中的另一个硬掩模层，然后去除间隔件材料。
[0013]优选地，该方法还包括在蚀刻另一个硬掩模之前，去除硬掩模线。
[0014]优选地，材料层是绝缘材料，并且该方法还包括在蚀刻材料层之后，去除另一个硬掩模并在沟槽中形成导电材料。
[0015]优选地，形成空隙包括涂覆光刻胶，图案化光刻胶以及进行蚀刻以形成空隙。
[0016]优选地，对硬掩模层进行图案化包括形成光刻胶图案并进行蚀刻，至少一条硬掩模线包括多条硬掩模线，材料层图案包括多个沟槽，并且方法还包括用导电材料填充沟槽。
[0017]根据本发明的另一方面，提供了一种形成半导体器件的方法，包括:提供衬底，绝缘层位于其上；在绝缘层上方形成多个牺牲硬掩模层；对多个牺牲硬掩模层进行图案化，从而形成牺牲硬掩模线；在硬掩模线中形成空隙；形成包括位于牺牲硬掩模线的侧面并填充空隙的材料的材料图案；去除牺牲硬掩模线；将材料图案用作掩模，并且在绝缘材料中蚀刻沟槽；去除材料，从而在包括沟槽和升高部分的绝缘材料中生成图案；用导电材料填充沟槽。
[0018]优选地，在牺牲硬掩模线的侧面形成材料包括在衬底上方，包括在牺牲硬掩模线上方形成材料，然后执行减小材料的厚度的各向异性蚀刻，从而形成材料图案。
[0019]优选地，用导电材料填充沟槽包括在升高部分上方沉积导电材料，并且填充沟槽，然后进行抛光以平坦化。
[0020]优选地，衬底还包括设置在绝缘材料上方的硬掩模层，多个牺牲硬掩模层形成在硬掩模层上方，该方法还包括在蚀刻之前将材料图案用作掩模来对硬掩模层进行蚀刻，并且该方法还包括在去除材料之后去除硬掩模层。
[0021]根据本发明的又一方面，提供了一种形成半导体器件的方法，包括:提供衬底，第一材料层位于其上方并且第二材料层位于第一材料层的上方；在第二材料层的上方形成至少一个牺牲硬掩模层；对至少一个牺牲硬掩模层进行图案化，从而形成至少一条牺牲硬掩模线；在至少一条牺牲硬掩模线中形成空隙；在衬底上方，包括在牺牲硬掩模线上方形成间隔件材料，并填充空隙；去除部分间隔件材料以形成包括沿至少一条牺牲硬掩模线的侧面设置并且填充空隙但是不在至少一个牺牲硬掩模线的上方的间隔件材料的间隔件图案；去除至少一条牺牲硬掩模线；以及进行蚀刻以将间隔件图案转印到所述第一层，从而形成第一材料层图案。
[0022]优选地，第一材料层包括绝缘材料，并且第二材料层包括硬掩模层。
[0023]优选地，蚀刻包括首先蚀刻第二材料层然后蚀刻第一材料层，第一材料层图案包括沟槽，并且该方法还包括在蚀刻之后，去除间隔件图案和第二材料层，并在沟槽中形成导电材料。
[0024]优选地，在沟槽中形成导电材料包括在第一材料层图案的升高部分的上方形成导电材料，并且填充沟槽，然后从第一材料层图案的升高部分去除导电层。【专利附图】
【附图说明】
[0025]当结合附图阅读时，根据以下详细描述最容易理解本发明。需要强调的是，根据惯例，无需按比例绘制附图中的各个部件。相反，为了清楚，可以任意增大或减小各个部件的尺寸。在说明书和附图中，类似的标号表示类似的部件。
[0026]图1A和图1B至图8A和图8B示出了根据本发明的一个实施例的工艺操作序列。每组附图(例如图4A、图4B)包括表不立体图的A后缀图和表不顶部平面图的B后缀图；以及
[0027]图9是示出图8A、图SB所示的工艺阶段之后的工艺操作序列的后续步骤的顶视图。
【具体实施方式】
[0028]本发明提供了工艺操作以及工艺操作序列的各个实施例。该工艺操作用于形成包括沟槽的图案化基底材料，其中导电图案可形成在沟槽中。在一些实施例中，工艺操作序列用于形成导线。在一些实施例中，导线是自对准、端对端且间隔很小。在一个实施例中，导线是自对准、端对端且导线间的间隔小于60纳米。在一些实施例中，本发明中的工艺操作利用一个或多个牺牲硬掩模层。由一个牺牲硬掩模层或多个牺牲硬掩模层形成线，并且在线中形成断口或空隙。在执行工艺操作序列之后，镶嵌工艺技术用于形成导线，并且在一个实施例中，导线是自对准端对端的且被包括介电插塞的介电材料间隔开，其中通过使用形成在一个或多个牺牲硬掩模层的线中的空隙来形成介电插塞。
[0029]现在参照附图，图1A和图1B分别提供了根据本发明的工艺操作序列中的阶段的立体图和顶部平面图。图1A包括基底材料3以及位于基底材料3上方的硬掩模层5。在示出的实施例中，牺牲硬掩模材料13设置在硬掩模层5上方，并且牺牲硬掩模材料13包含两个牺牲硬掩模层:第一牺牲硬掩模层7和第二牺牲硬掩模层9。在其他实施例中,牺牲硬掩模材料13包括附加牺牲硬掩模层或者仅包括一层牺牲硬掩模层。在不出的实施例中,第一牺牲硬掩模层7设置在硬掩模层5上方，并且第二牺牲硬掩模9设置在第一牺牲硬掩模层7上方。
[0030]在一个实施例中，基底材料3表示半导体或其他衬底，但是在另一个实施例中，基底材料3表示在半导体制造业中使用的诸如硅或其他材料的适合衬底材料上方形成的材料层或复合材料层。根据一个实施例，基底材料3是诸如氧化物层的绝缘层。在一些实施例中，基底材料3是低k( “LK”)介电材料、极低k( “ELK”)介电材料、超LK( “ULK”)介电材料、层间介电材料、磷硅酸玻璃(“PSG”)、非掺杂硅酸盐玻璃(“USG”)或其他介电材料或硅。在一些实施例中，诸如化学汽相沉积(“CVD”)或等离子体增强化学汽相沉积(“PECVD”)或其他适合的沉积方法的各种方法用于形成基底材料3，但是在其他实施例中，可使用其他适合的形成技术。
[0031]在各个实施例中，硬掩模层5由各种适合的硬掩模材料形成。在一些实施例中,硬掩模层5由T1、TiN, Ta、TaN或TiO形成，但是在其他实施例中，可以使用其他适合的硬掩模材料。在其他实施例中，使用CVD或物理汽相沉积(“PVD”)或其他适合的沉积技术或其他形成技术来形成硬掩模层5。在各个实施例中，第一牺牲硬掩模层7和第二牺牲硬掩模层9由不同的适当材料形成。在一个实施例中，使用旋涂、CVD或PECVD操作形成第一牺牲硬掩模层，并且由旋涂碳或诸如非晶碳的其他先进图案化膜(“APF”)形成第一牺牲硬掩模层7，但是在其他实施例中，使用其他材料和其他形成技术。在一些实施例中，使用旋涂、CVD或原子层相沉积(“ALD”)或其他适合的形成方法来形成第二牺牲硬掩模层9。在一些实施例中，第二牺牲硬掩模层9由SiN、SiON或底部抗反射涂层(“BARC”)(诸如高含硅量的BARC)形成，但是在其他实施例中，可使用其他适合的材料。光刻胶线11形成在第二牺牲硬掩模层9上方,并且有时被称作芯棒(mandrel)。在各个实施例中使用不同的光刻胶材料。
[0032]图2A和图2B示出了图1A和图1B中的结构在将光刻胶线11用作掩模并执行蚀刻操作以蚀刻掉第一牺牲硬掩模层7和第二牺牲硬掩模层9的露出部分以及在进一步去除光刻胶线11之后得到的结构的视图。图2A中的结构示出硬掩模层5设置在基底材料3上方以及牺牲硬掩模线15设置在硬掩模层5上方。每条牺牲硬掩模线15都包括部分第一牺牲硬掩模层7和部分第二牺牲硬掩模层9。牺牲硬掩模线15有时也被称作芯棒(mandrel)。
[0033]图3A和图3B示出图2A和图2B中的结构在图案化光刻胶层21形成在图2A和图2B中的结构上方之后得到的结构的视图。图案化光刻胶层21包括基本平坦的上表面并且覆盖包含牺牲硬掩模线15的结构。开口 23形成在图案化光刻胶层21中并露出部分牺牲硬掩模线15。各种光刻技术用于形成开口 23。在一个实施例中，开口 23中的较小尺寸25为大约15-60nm，但是在其他实施例中可使用其他尺寸。然后，对图3A和图3B的结构执行蚀刻操作，以连续蚀刻在开口 23中露出的第二牺牲硬掩模层9和第一牺牲硬掩模层7，从而在牺牲硬掩模线15中形成断口。在执行该蚀刻操作并去除图案化光刻胶层21之后，生成如图4A、图4B所示的结构。
[0034]图4A和图4B不出牺牲硬掩模线15设置在硬掩模层5的表面25上方。所不牺牲硬掩模线15中的一条在其中包括空隙31。换言之，图4B上部的牺牲硬掩模线15被切成了两条分隔的线并且被空隙31分隔。在不同实施例中，空隙31的宽度29为大约15-60nm或者更小，但是在其他实施例中，可包括不同的尺寸。
[0035]图5A和5B示出间隔件材料33形成在图4A和图4B所示结构的上方。在不同实施例中，间隔件材料33由SiO、SiN、SiOxNy> TiO、TiN、Ta、TaN或者AlO形成，并且使用ALD、CVD或其他适合的沉积方法形成。间隔件材料33设置在硬掩模层5的表面25上和牺牲硬掩模线15上方。使用共形沉积技术形成间隔件材料33，因此该间隔件材料33包括较薄部分35和较厚部分37。较薄部分35设置在硬掩模层5的表面25上方，同时也设置在牺牲硬掩模线15的顶部上方。较厚部分37设置在牺牲硬掩模线15的侧面以及空隙31中。凹口41形成在间隔件材料33填充图4A和图4B所示的空隙31的位置上。
[0036]然后，执行各向异性蚀刻处理以基本均匀地减少间隔件材料33，即，去除一定厚度的间隔件材料33，使得保留较厚部分37的位置中的间隔件材料33。各向异性蚀刻处理将间隔件材料33从牺牲硬掩模线15上方去除，并且还露出硬掩模层5的表面25。在执行该各向异性蚀刻步骤来减少间隔件材料33的厚度之后，利用沿牺牲硬掩模线15的侧面设置以及填充图4A、图4B所示的空隙31但是不在其他区域中的间隔件材料33形成间隔件材料图案。然后，后续的操作用于选择性去除牺牲硬掩模线15，以生成图6A和图6B所示的结构。图6A和图6B不出了包括设置在硬掩模层5的表面25上的多个间隔件材料部件45的间隔件材料图案。桥47形成在先前被空隙31占用并由凹口 41表示的位置上。
[0037]间隔件材料部件45和桥47形成间隔件材料图案并在后续蚀刻操作期间用作掩模，其中执行后续蚀刻操作来蚀刻硬掩模层5中未被覆盖的部分。硬掩模层5被蚀刻干净从而露出基底材料3的上表面49。可以使用各种适合的蚀刻技术和操作。在一些实施例中，间隔件材料33随后被选择性去除以生成图7A和图7B所示的结构，其中露出硬掩模层5的表面25。图7A和图7B所示的结构包括基底材料3露出的上表面49以及由硬掩模层5形成的包括桥53的图案。在示出的实施例中，硬掩模层5的图案包括线55，但是在其他实施例中，形成其他结构。
[0038]然后，将包括线55和桥53的硬掩模层5的图案用作掩模并执行蚀刻操作。在一些实施例中，当对基底材料3执行蚀刻操作时，间隔件材料33的图案仍保留在硬掩模层5上方。蚀刻操作对基底材料3进行蚀刻，并且基本上将间隔件材料图案转印到基底材料3。图8A和8B示出被部分蚀刻的基底材料3。在基底材料3形成在衬底上方的实施例中，基底材料3可被完全蚀刻，即，开口形成为完全穿过基底材料3。在基底材料3没有被完全蚀刻穿的情况下，生成基底表面59。在不同实施例中，深度63是不同的。在升高部分61之间生成沟道65和67。诸如在图8B中更清楚示出的，现在桥53表示在端对端对齐的对准沟道65之间的间隔或间隙。
[0039]然后，从图8A和SB所示的结构中去除硬掩模层5，得到图案化基底材料3。在许多实施例中，基底材料3有利地是绝缘材料。沟道65和67保留在升高部分61之间，并且可以可选地被称为沟槽或凹槽。然后，可以是导电材料的新材料的图案形成在沟道67和65中。
[0040]在一些实施例中，另一种材料形成在基底材料3上方，填充沟道67和对齐的沟道65。然后，执行平坦化技术，以从升高部分61上方的区域去除另一种材料，从而在未被升高部分61占用的区域中保留另一种材料，即，执行镶嵌图案化，以从升高部分61的顶部上方去除另一种材料，并且在沟道67和65中形成另一种材料的引线。在一些实施例中，根据镶嵌原理，导电材料形成在基底材料3上方。执行后续的平坦化工艺以从未被升高部分61占用的区域去除导电材料，从而形成导电部件的图案。在一些实施例中，平坦化技术是化学机械抛光(“CMP”)，但是在其他实施例中，使用其他的抛光或平坦化技术。
[0041]图9是示出图8A和图SB的结构在去除硬掩模层5之后以及在使用镶嵌技术通过在结构上方形成导电材料，随后进行平坦化以从绝缘线71上方去除导电材料来在沟道65和67中形成导电材料之后的平面图。导线69设置在没有被基底材料3占用的区域中，SP，导线69填充先前对齐的沟道65和沟道67。根据基底材料3是绝缘层的实施例，导线69设置在由基底材料3形成的绝缘线71之间。导线69A和69B直线端对端对齐，并且在纵向上被绝缘间隙75间隔开。在一些实施例中，绝缘间隙75包括沿线20-50nm的宽度79，并且将导线69A和69B连续且完全隔离开。在其他实施例中，宽度79具有其他尺寸。在一些实施例中，相邻平行的导线69被包括范围在20-60nm之间的宽度81的绝缘线71间隔开，但是在其他实施例中，可使用其他的宽度。在一些实施例中，导线69包括约20-60nm之间的宽度，但是在其他实施例中，可使用其他的宽度。图9所示的子结构表示半导体器件的一小部分，并且导线69、69A和69B与在半导体器件芯片的其他区域中形成的各种有源器件和其他互连部件电耦合或互连。然后，执行后续的工艺操作以完成包括本发明所述结构的集成电路或其他半导体器件的制造。
[0042]使用镶嵌技术形成半导体器件的方法提供了端对端间隔少于60nm而没有短路的自对准导线。该方法包括使用至少一层牺牲硬掩模层来生成芯棒，并在芯棒中形成空隙。牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一种硬掩模层也设置在基底材料上方。间隔件材料沿着芯棒侧面形成，并且填充空隙。间隔件材料用作掩模，并且执行至少一次蚀刻步骤，以将间隔件材料的图案转印到基底材料。图案化的基底材料包括沟槽和升高部分。从基底材料上方去除材料，并且使用镶嵌技术在沟槽中形成导电部件。
[0043]根据本发明的一个方面，提供了形成半导体器件的方法。该方法包括:提供衬底，材料层在衬底上方且硬掩模层在材料层上方；图案化硬掩模层从而形成至少一条硬掩模线；在硬掩模线中形成空隙；在衬底上方，包括在硬掩模线上方形成间隔件材料，并且填充空隙；各向异性蚀刻部分间隔件材料，以形成包括沿硬掩模线的侧面设置并且填充空隙但是不在硬掩模线上方的间隔件材料的间隔件图案。该方法还包括蚀刻未被间隔件图案覆盖的区域中的材料层，从而形成包括沟槽的材料层图案。
[0044]根据本发明的另一方面，提供了形成半导体器件的方法。该方法包括:提供衬底，绝缘层在其上方；在绝缘层上方形成多个牺牲硬掩模层；图案化多个牺牲硬掩模层，从而形成至少一条牺牲硬掩模线；在牺牲硬掩模线中形成空隙；以及形成包括沿着牺牲硬掩模线侧面并填充空隙的材料的材料图案。该方法还包括去除牺牲硬掩模线；将材料图案用作掩模，然后在绝缘材料中蚀刻沟槽；去除材料，从而在包括沟槽和升高部分的绝缘材料中形成图案；以及用导电材料填充沟槽。
[0045]根据本发明的另一方面，提供了形成半导体器件的方法。该方法包括:提供衬底，第一材料层在衬底上方并且第二材料层在第一材料层的上方；在第二材料层的上方形成至少一个牺牲硬掩模层；对至少一个牺牲硬掩模层进行图案化，从而形成至少一条牺牲硬掩模线；在至少一条牺牲硬掩模线中形成空隙；在衬底上方，包括在牺牲硬掩模线上方形成间隔件材料，并填充空隙；去除部分间隔件材料以形成包括沿至少一条牺牲硬掩模线的侧面设置并且填充空隙但是不在该至少一条牺牲硬掩模线的上方的间隔件材料的间隔件图案；去除至少一条牺牲硬掩模线；以及执行蚀刻，以将间隔件图案转印至第一层，从而形成第一材料层图案。
[0046]以上仅示出了本发明的原理。因此，应该理解，本领域的技术人员能够设想出尽管在本文中没有明确描述或示出但体现了本发明的原理并包括在其精神和范围内各种配置。而且，本文所引用的所有例子和条件语句原则上仅专门用于教学的目的，并且帮助读者理解本发明的原理和发明人为促进本领域的发展所贡献的理念，并且将其解释为不限于这种具体引用的实施例和条件。而且，本文中详述的本发明的原理、方面和实施例及其具体实例的所有陈述都旨在包括其结构上和功能上的等效物。此外，预期这些等同替换物包括当前已知的等效物和将来开发出的等效物，即，执行相同功能而不考虑结构的开发的任何元件。
[0047]旨在结合附图阅读示例性实施例的这种，附图被视整个书面说明书的一部分。在说明书中，相关术语诸如“上”、“下”、“水平的”、“垂直的”、“在...上方”、“在...下方”、“向上”、“向下”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)应被解释为是指如随后所述的或如附图中示出的方向。这些相关术语是为了便于描述，但并不要求在特定方向上构造或操作装置。除非另有明确描述，否则关于连接、耦合等的术语(诸如“连接的”和“互连的”)是指结构直接或通过插入结构间接地固定或连接至另一结构的关系，以及两者都是可移动或刚性的连接或关系。
[0048]尽管根据示例性实施例对本发明进行了描述，但是本发明并不局限于此。相反，所附权利要求应被广义进行解释，以包括本领域普通技术人员在没有背离本发明的等效物的范围和领域的情况下，可以进行的本发明的其他变型与实施例。
【权利要求】
1.一种形成半导体器件的方法，所述方法包括: 提供衬底，材料层位于所述衬底上方并且硬掩模层位于所述材料层上方； 图案化所述硬掩模层，从而形成至少一条硬掩模线； 在所述硬掩模线中形成空隙； 在所述衬底上方，包括在所述硬掩模线上方形成间隔件材料，并且填充所述空隙；各向异性地蚀刻部分所述间隔件材料以形成包括沿所述硬掩模线的侧面设置并填充所述空隙但不在所述硬掩模线上方的所述间隔件材料的间隔件图案；以及 蚀刻未被所述间隔件图案覆盖的区域中的所述材料层，从而形成包括沟槽的材料层图案。
2.根据权利要求1所述的方法，还包括在蚀刻前，去除所述硬掩模线。
3.根据权利要求2所述的方法，其中，所述材料层是绝缘材料，并且所述方法还包括在所述材料层上 方形成导电材料，并在蚀刻之后填充所述沟槽，然后进行平坦化以从所述材料层上方去除部分所述导电材料，从而露出所述材料层的上表面并且在所述沟槽中形成所述导电材料的图案。
4.根据权利要求1所述的方法，其中，所述材料层是绝缘材料，并且所述方法还包括在蚀刻之后在所述材料层上方形成导电材料，然后进行平坦化以去除部分所述导电材料，从而露出所述材料层的上表面并且在所述沟槽中形成所述导电材料的图案。
5.根据权利要求4所述的方法，其中，所述导电材料的图案包括直线对齐的导线，所述导线在纵向上被所述材料层的一段隔开60nm以下的距离。
6.根据权利要求1所述的方法，其中，所述衬底还包括位于所述材料层和所述硬掩模层之间的另一个硬掩模层，并且图案化所述硬掩模层还包括对所述另一个硬掩模层进行图案化，使得所述硬掩模线包括所述硬掩模层和所述另一个硬掩模层。
7.根据权利要求6所述的方法，其中，所述硬掩模层包括SiN、SiON以及含硅抗反射涂层(ARC)中的一种，所述另一个硬掩模层包括旋涂碳和非晶碳中的一种。
8.根据权利要求1所述的方法，其中，所述衬底包括设置在所述材料层和所述硬掩模层之间另一个硬掩模层，并且所述方法还包括在蚀刻所述材料层之前，蚀刻未被所述间隔件图案覆盖的区域中的所述另一个硬掩模层，然后去除所述间隔件材料。
9.一种形成半导体器件的方法，所述方法包括: 提供衬底，绝缘层位于其上； 在所述绝缘层上方形成多个牺牲硬掩模层； 对所述多个牺牲硬掩模层进行图案化，从而形成牺牲硬掩模线； 在所述硬掩模线中形成空隙； 形成包括位于所述牺牲硬掩模线的侧面并填充所述空隙的材料的材料图案； 去除所述牺牲硬掩模线； 将所述材料图案用作掩模，并且在所述绝缘材料中蚀刻沟槽； 去除所述材料，从而在包括所述沟槽和升高部分的所述绝缘材料中生成图案； 用导电材料填充所述沟槽。
10.一种形成半导体器件的方法，所述方法包括: 提供衬底，第一材料层位于其上方并且第二材料层位于所述第一材料层的上方；在所述第二材料层的上方形成至少一个牺牲硬掩模层； 对所述至少一个牺牲硬掩模层进行图案化，从而形成至少一条牺牲硬掩模线； 在所述至少一条牺牲硬掩模线中形成空隙； 在所述衬底上方，包括在所述牺牲硬掩模线上方形成间隔件材料，并填充所述空隙；去除部分所述间隔件材料以形成包括沿所述至少一条牺牲硬掩模线的侧面设置并且填充所述空隙但是不在所述至少一个牺牲硬掩模线的上方的间隔件材料的间隔件图案；去除所述至少一条牺 牲硬掩模线；以及 进行蚀刻以将所述间隔件图案转印到所述第一层，从而形成第一材料层图案。
【文档编号】H01L21/768GK103839881SQ201310052012
【公开日】2014年6月4日 申请日期:2013年2月17日 优先权日:2012年11月26日
【发明者】李佳颖, 谢志宏 申请人:台湾积体电路制造股份有限公司