隔离结构及其形成方法
【专利摘要】隔离结构及其形成方法。一种形成具有隔离结构的半导体结构的方法。提供了具有第一区域和第二区域的衬底。用中性掺杂物注入第一区域和第二区域以分别在第一区域和第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件。第一蚀刻停止部件具有深度D1，第二蚀刻停止部件具有深度D2。D1小于D2。蚀刻第一区域和第二区域中的衬底以分别形成第一沟槽和第二沟槽。第一沟槽和第二沟槽分别连接在第一蚀刻停止部件和第二蚀刻停止部件上。
【专利说明】隔离结构及其形成方法
【技术领域】
[0001]本发明涉及具有隔离结构的半导体结构和形成具有隔离结构的半导体结构的方法。
【背景技术】
[0002]通常，浅沟槽隔离(STI)用于使半导体晶圆上的有源区域彼此分开和隔离。以往这些STI通过蚀刻沟槽；用诸如氧化物的介电材料过填充沟槽；然后采用诸如化学机械抛光(CMP)或蚀刻的工艺去除任何多余的氧化物以便去除沟槽外面的介电材料来形成。这种介电材料有助于使有源区域彼此电隔离。
[0003]集成电路(IC)技术不断得到改善。这些改善常常包括按比例缩小器件几何尺寸以实现更低的制造成本、更高的器件集成密度、更快的速度、和更好的性能。连同由减小几何尺寸实现的优势，改进是直接针对IC器件进行的。
[0004]由于器件按比例缩小，继续对IC器件进行改进以进一步改进STI。虽然现有的STI和制造STI的方法大体上足以实现它们的预期用途，但随着器件不断按比例缩小，在各方面仍不是完全令人满意的。
【发明内容】
[0005]为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种形成具有隔离结构的半导体结构的方法，所述方法包括:提供具有第一区域和第二区域的衬底；用中性掺杂物注入所述第一区域和所述第二区域以分别在所述第一区域和所述第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件，所述第一蚀刻停止部件具有深度D1,所述第二蚀刻停止部件具有深度D2，其中,D1小于D2 ;在所述第一区域和所述第二区域中蚀刻衬底以分别形成第一沟槽和第二沟槽，其中，所述第一沟槽和所述第二沟槽分别连接在所述第一蚀刻停止部件和所述第二蚀刻停止部件上；以及用介电材料填充所述第一沟槽和所述第二沟槽以形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构基本上具有所述深度D1，所述第二隔离结构基本上具有所述深度D2。
[0006]在所述的方法中，所述中性掺杂物包括氧或氮中的至少一种。
[0007]在所述的方法中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个相对于所述衬底的蚀刻选择性介于约1: 10至约1: 200的范围内。在一个实施例中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个相对于所述衬底的蚀刻选择性介于约1: 20至约1: 40的范围内。
[0008]在所述的方法中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个的厚度都介于约200.A至约2000A的范围内。
[0009]在所述的方法中，注入所述第一区域和所述第二区域的步骤包括:独立地通过不同的步骤注入所述第一区域和所述第二区域。
[0010]在所述的方法中，注入所述第一区域和所述第二区域的步骤包括:使用灰度掩模在所述第一区域和所述第二区域上方形成具有第一开口和第二开口的图案化的掩模层，其中，所述第一开口的底面位于所述衬底的顶面之上，所述第二开口暴露出所述衬底的顶面的一部分；以及通过所述第一开口和所述第二开口同时注入所述第一区域和所述第二区域。
[0011]所述的方法还包括:在注入所述第一区域和所述第二区域的步骤之后以及在所述第一区域和所述第二区域中蚀刻所述衬底的步骤之前，对所述第一蚀刻停止部件和所述第二蚀刻停止部件进行退火。
[0012]所述的方法还包括:在所述衬底的第一区域中邻近于所述第一隔离结构形成至少一个光电探测器。
[0013]根据本发明的另一方面，提供了一种形成具有隔离结构的半导体结构的方法，所述方法包括:提供具有正面和背面以及第一区域和第二区域的衬底；对所述衬底进行注入以分别在所述第一区域和所述第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件，所述第一蚀刻停止部件距离所述正面具有深度D1，所述第二蚀刻停止部件距离所述正面具有深度D2，其中,D1小于D2 ;在所述第一区域和所述第二区域中蚀刻所述衬底以分别形成第一沟槽和第二沟槽；其中，所述第一蚀刻停止部件和所述第二蚀刻停止部件比所述衬底具有更高的耐蚀刻性；以及用介电材料填充所述第一沟槽和所述第二沟槽以形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构基本上具有所述深度D1，所述第二隔离结构基本上具有所述深度D2。
[0014]在所述的方法中，所述第一蚀刻停止部件和所述第二停止部件包括氧或氮中的至少一种。
[0015]在所述的方法中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个相对于所述衬底的蚀刻选择性介于约1: 10至约1: 200的范围内。
[0016]在所述的方法中，注入所述第一区域和所述第二区域的步骤包括:独立地通过不同的步骤注入所述第一区域和所述第二区域。
[0017]在所述的方法中，注入所述第一区域和所述第二区域的步骤包括:使用灰度掩模在所述第一区域和所述第二区域上方形成具有第一开口和第二开口的图案化的掩模层，其中，所述第一开口的底面位于所述衬底的正面之上，所述第二开口暴露出所述衬底的正面的一部分；以及通过所述第一开口和所述第二开口同时注入所述第一区域和所述第二区域。
[0018]所述的方法还包括:在注入所述第一区域和所述第二区域的步骤之后以及在所述第一区域和所述第二区域中蚀刻所述衬底的步骤之前，对所述第一蚀刻停止部件和所述第二蚀刻停止部件进行退火。
[0019]所述的方法还包括:在所述衬底的第一区域中邻近于所述第一隔离结构形成至少一个光电探测器；以及从所述背面减薄所述衬底以形成背照式(BSI)图像传感器器件。
[0020]所述的方法还包括:在所述衬底的背面上方形成滤色器和透镜，其中，所述滤色器和所述透镜与所述至少一个光电探测器对准。
[0021]根据本发明的又一方面，提供了一种具有隔离结构的半导体结构，包括:衬底，具有正面和背面；第一隔离结构，从所述正面延伸到所述衬底中，所述第一隔离结构距离所述正面具有深度D1 ;第二隔离结构，从所述正面延伸到所述衬底中，所述第二隔离结构距离所述正面具有深度D2，其中，所述深度D1小于所述深度D2 ;以及第一蚀刻停止部件和第二蚀刻停止部件，嵌入所述衬底中并且分别接触所述第一隔离结构和所述第二隔离结构。
[0022]在所述的半导体结构中，所述第一蚀刻停止部件和所述第二停止部件包括氧或氮中的至少一种。
[0023]在所述的半导体结构中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个相对于所述衬底的蚀刻选择性介于约1: 10至约1: 200的范围内。
【专利附图】
【附图说明】
[0024]根据下面详细的说明和附图可以理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
[0025]图1是根据本发明的一个或多个实施例形成具有隔离结构的半导体结构的方法的流程图。
[0026]图2A至图2H是根据图1的方法的各个实施例的在制造的各个阶段的具有隔离结构的半导体结构的截面图。
【具体实施方式】
[0027]在下面详细论述了示例性实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是示例性的并且不限制本发明的范围。此外，提及的相对术语诸如“顶部”、“正面”、“底部”和“背面”用于提供元件之间的相对关系，且预期并不意指任何绝对方向。为了简明和清楚，可以任意地以不同的比例绘制各个部件。
[0028]根据本发明的一个或多个实施例，一种半导体结构包括隔离结构。每个隔离结构从正面延伸到衬底中。每个隔离结构具有相应的位于每个隔离结构下方的嵌入衬底中的蚀刻停止部件。通过在衬底中应用不同深度的蚀刻停止部件，改变了相应的隔离结构的深度。
[0029]根据本发明的一个或多个实施例，在衬底的芯片区域内形成具有隔离结构的半导体结构。通过芯片区域之间的划线，在衬底上标记多个半导体芯片区域。衬底将经过多个清洗、分层、图案化、蚀刻和掺杂步骤以形成器件结构。本文中的术语“衬底”通常是指在其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅或化合物半导体，诸如GaAs、InP、Si/Ge或SiC。层的实例包括介电层、掺杂层、多晶娃层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，可以通过互连层使其与其他集成电路互连。
[0030]图1是根据本发明的至少一个实施例形成具有隔离结构的半导体结构的方法100的流程图。图2A至图2H是根据图1的方法100的各个实施例在制造的各个阶段的具有隔离结构的半导体结构200的截面图。可以在图1的方法100之前、期间和之后提供其他工艺。为了更好地理解本发明的发明构思，对各个附图进行了简化。
[0031]现参照图1，方法100的流程图开始于操作102和104。在操作102中，提供具有第一区域和第二区域的衬底。在操作104中，用中性掺杂物注入第一区域和第二区域以分别在第一区域和第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件。第一蚀刻停止部件具有深度D1，第二蚀刻停止部件具有深度D2。D1小于D2。在至少一个实施例中，操作104包括操作104A。在操作104A，独立地通过不同的步骤注入第一区域和第二区域。
[0032]在一些实施例中，操作104包括操作104B和104C。在操作104B中，采用灰度掩模(gray scale mask)在衬底的第一区域和第二区域的上方形成具有第一开口和第二开口的图案化的掩模层。第一开口的底面位于衬底的顶面之上，第二开口暴露出衬底的顶面的一部分。在操作104C中，通过第一开口和第二开口分别同时注入第一区域和第二区域。
[0033]图2A和图2B是在实施操作102和104A之后的半导体结构200的截面图。衬底204具有正面204A和背面204B。衬底204包括第一区域201和第二区域202。衬底204是包含硅的半导体衬底。在所述的实施例中，衬底204是P型硅衬底。用于掺杂衬底204的P型掺杂物包括硼、镓、铟、其他合适的P型掺杂物、或他们的组合。在一些实施例中，衬底204包含上面提到的合适的材料。
[0034]在图2A中，在衬底204的正面204A上方形成掩模层203。在所述的实施例中，掩模层203包括光刻胶层。通过合适的光刻工艺图案化掩模层203以形成多个孔205并暴露出第一区域201中的衬底204的正面204A的一部分。在一些实施例中，掩模层203是包含介电材料的硬掩模层。介电材料包含含氮材料，诸如氮化娃或氮氧化娃。可选地，介电材料包括非晶碳材料、碳化硅或原硅酸四乙酯(TEOS)。
[0035]通过孔205实施第一注入工艺206以在第一区域201中形成第一蚀刻停止部件207。每一个第一蚀刻停止部件207距离衬底204的正面204A都具有深度Dp深度D1介于约IOOOA至约I S(K)A的范围内。采用中性掺杂物(包括氧、氮、他们的组合或其他合适的中性掺杂物)实施第一注入工艺206。所用的掺杂物剂量介于约IX IO12原子/cm2至约I X IO16原子/cm2的范围内。第一注入工艺206的操作能量介于约IOOKeV至约2000KeV的范围内。在第一注入工艺206之后去除掩模层203。
[0036]在图2B中，在衬底204的正面204A上方形成掩模层208。在所述的实施例中，掩模层208包括光刻胶层。通过合适的光刻工艺图案化掩模层208以形成多个孔209并暴露出第二区域202中的衬底204的正面204A的一部分。在一些实施例中，掩模层208是包含如掩模层203中所述的介电材料的硬掩模层。
[0037]通过孔209实施第二注入工艺211以在第二区域202中形成第二蚀刻停止部件213。每一个第二蚀刻停止部件213距离衬底204的正面204A具有深度D2。深度D2大于深度D115深度D2介于约2000A至约3500 A的范围内。采用中性掺杂物(包括氧、氮、他们的组合或其他合适的中性掺杂物)实施第二注入工艺211。所用的掺杂物剂量介于约IXlO12原子/cm2至约I X IO16原子/cm2的范围内。第二注入工艺211的操作能量大于第一注入工艺206的操作能量并且介于约IOOKeV至约2000KeV的范围内。在第二注入工艺211之后去除掩模层208。在所述的实施例中，第一注入工艺206和第二注入工艺211使用相同的中性掺杂物。在一些实施例中，第一注入工艺206和第二注入工艺211使用不同的中性掺杂物。第一蚀刻停止部件207和第二蚀刻停止部件213中的每一个的厚度都介于约200A至约2000A的范围内。
[0038]图2C和图2D是在实施操作102U04B和104C之后的半导体结构200的截面图。在图2C中，在衬底204上方实施光刻图案化工艺。光刻图案化工艺包括光刻胶涂布、软烘烤、掩模对准、曝光、后曝光烘烤、显影光刻胶、冲洗、干燥或他们的组合。在光刻胶涂布中，在衬底204的正面204A上方形成光刻胶层214。在掩模对准中，具有掩模图案的灰度光掩模217放置在衬底204上方并且与衬底204对准。根据将要在半导体衬底上形成的集成电路部件对掩模图案进行设计。灰度光掩模217包括用于构建掩模图案的透明区域217A、半透明区域217B和不透明区域217C。在曝光期间，透明区域217A允许辐射束218穿过灰度光掩模217至下面的位于衬底204上的光刻胶层214。半透明区域217B阻挡辐射束218的一部分穿过灰度光掩模217至下面的位于衬底204上的光刻胶层214。不透明区域217C阻挡辐射束218传播到下面的光刻胶层214。
[0039]在显影光刻胶的过程中，将灰度光掩模217中的集成电路部件转印至下面的位于衬底204上的光刻胶层214。在所述的实施例中，在光刻图案化工艺之后形成图案化的光刻胶层214。图案化的光刻胶层214具有位于第一区域201上方的第一开口 215和位于第二区域202上方的第二开口 216。第一开口 215对应于灰度光掩模217中的半透明区域217B。第二开口 216对应于灰度光掩模217中的透明区域217A。第一开口 215的底面位于衬底204的顶面204A之上。在第一开口 215下方，具有光刻胶层214的未显影部分。第二开口216暴露出衬底204的顶面204A的一部分。
[0040]在图2D中，通过光刻胶层214的第一开口 215和第二开口 216同时实施注入工艺219以在第一区域201中形成第一蚀刻停止部件207和在第二区域202中形成第二蚀刻停止部件213。每一个第一蚀刻停止部件207距离衬底204的正面204A都具有深度Dp每一个第二蚀刻停止部件213距离衬底204的正面204A都具有深度D2。在注入工艺219期间，注入能量的一部分被位于第一开口 215下方的光刻胶层214的非显影部分消耗。第一蚀刻停止部件207的深度D1小于第二蚀刻停止部件213的深度D2。深度D1介于约1000/V至约1500A的范围内。深度D2介于约2000A至约3500A的范围内。采用中性掺杂物(包括氧、氮、他们的组合或其他合适的中性掺杂物)实施注入工艺219。所用的掺杂物剂量介于约I X IO12原子/Cm2至约I X IO16原子/cm2的范围内。在注入工艺219之后去除光刻胶层 214。
[0041]返回参照图1，方法100继续至操作106。在操作106中，可选地在热工艺中对第一蚀刻停止部件和第二蚀刻停止部件进行退火。热工艺活化中性掺杂物以与衬底发生反应从而进一步使第一蚀刻停止部件207和第二蚀刻停止部件213的密度增加。在后面的操作108中，第一蚀刻停止部件207和第二蚀刻停止部件213中增加的密度可以提高蚀刻停止效力。
[0042]参照图1，方法100继续至操作108。在操作108中，蚀刻第一区域和第二区域中的衬底以分别形成第一沟槽和第二沟槽。第一沟槽和第二沟槽分别连接(land)在第一蚀刻停止部件和第二蚀刻停止部件上。
[0043]图2E是在实施操作108之后的半导体结构200的截面图。在衬底204的正面204A上方形成掩模层220。掩模层220包括光刻胶层、硬掩模层或他们的组合。通过合适的光刻和/或蚀刻工艺图案化掩模层220以形成多个孔221和孔222从而分别暴露出第一区域201和第二区域202中的衬底204的正面204A的一部分。孔221和孔222与衬底204中的第一蚀刻停止部件207和第二蚀刻停止部件213基本对准。
[0044]通过掩模层220的孔221和孔222同时实施蚀刻工艺以去除衬底204的暴露部分。在衬底204中形成第一沟槽221A和第二沟槽222A，并且第一沟槽221A和第二沟槽222A分别从正面204A延伸至第一蚀刻停止部件207和第二蚀刻停止部件213。在该蚀刻工艺中，第一蚀刻停止部件207和第二蚀刻停止部件213对蚀刻工艺中使用的蚀刻剂比衬底204具有更高的耐蚀刻性。在一些实施例中，第一蚀刻停止部件207和第二蚀刻停止部件213中的每一个相对于衬底204的蚀刻选择性介于约1: 10至约1: 200的范围内。在某些实施例中，第一蚀刻停止部件207和第二蚀刻停止部件213中的每一个相对于衬底204的蚀刻选择性介于约1: 20至约1: 40的范围内。在该蚀刻工艺之后，第一沟槽221A和第二沟槽222A分别连接在第一蚀刻停止部件207和第二蚀刻停止部件213上。第一沟槽221A基本上具有深度D1，第二沟槽222A基本上具有深度D2。沟槽的深度取决于对应的蚀刻停止部件的深度。有利地，将通过用于蚀刻衬底204的单个蚀刻工艺形成不同深度的沟槽。
[0045]返回参照图1，方法100继续至操作110。在操作110中，用介电材料填充第一沟槽和第二沟槽以形成第一隔离结构和第二隔离结构。第一隔离结构基本上具有深度D1，第二隔离结构基本上具有深度d2。
[0046]图2F是在实施操作110之后的半导体结构200的截面图。在至少一个实施例中，形成过填充每个第一沟槽221A、每个孔221、每个第二沟槽222k和每个孔222的介电材料。对介电材料实施平坦化工艺，诸如化学机械抛光(CMP)工艺和/或蚀刻工艺以减少介电材料的厚度从而暴露出掩模层220的顶面。在第一区域201中相应的第一沟槽221A和孔221中形成多个第一隔离结构221B。在第二区域202中相应的第二沟槽222k和孔222中形成多个第二隔离结构222B。第一隔离部件221B具有与第一蚀刻停止部件207基本相同的深度队以电隔离衬底204中的各个区域。同样，第二隔离部件222B具有与第二蚀刻停止部件213基本相同的深度D2。
[0047]图2G是在去除掩模层220之后的半导体结构200的截面图。在至少一个实施例中，将半导体结构200浸泡在第一溶液(例如稀HF溶液)中以进一步降低每个隔离结构(221B和222B)在衬底204的正面204A之上的高度。接下来，将半导体结构200浸泡在第二溶液(例如磷酸溶液)中以从衬底204去除掩模层220。
[0048]本领域中的技术人员可以了解到，根据电气用途，隔离结构的深度在同一芯片中的不同区域之间可以发生改变。本发明的实施例提供了用于形成具有不同深度的隔离结构的方法，这些具有不同深度的隔离结构实现不同区域的不同需求并具有稳健的电性能。
[0049]可以了解到，可以在方法100的操作110之前、期间和之后提供其他步骤。例如，图2H是在操作110之后的具有图像传感器器件的半导体结构200的截面图。在邻近于第一隔离结构221B的第一区域201 (也被称为像素区域201)中形成至少一个光电探测器230。光电探测器230包括感光区域230A和固定层230B。在所述的实施例中，感光区域230A沿着衬底204的正面204A掺杂有η型种类。固定层230Β位于衬底204的正面204Α与感光区域230Α叠置掺杂有P型种类。在像素区域201中形成浮置扩散区域231和源极/漏极区域232。在所述的实施例中，浮置扩散区域231是η型掺杂区域。浮置扩散区域231可以将来自光电探测器230的蓄积电荷转换为用于记录光(辐射)的强度或亮度的电压信号。
[0050]在第二区域202 (也被称为外围区域202)中，通过注入在衬底204中形成η型阱235C和P型阱236C。通过注入在相应的η型阱235C和ρ型阱236C中形成源极/漏极区域235Β和源极/漏极区域236Β。η型阱235C和ρ型阱236C邻近于第二隔离结构222Β并且被第二隔离结构222Β隔离。
[0051]在衬底204的正面204Α上形成多个栅极堆叠件233、234、235Α和236Α。栅极堆叠件233对应于覆在像素区域201中的光电探测器230的一部分上方的转移晶体管。栅极堆叠件234对应于像素区域201中的复位晶体管。栅极堆叠件235A和236A对应于外围区域202中的η型阱235C和ρ型阱236C。栅极堆叠件235Α和η型阱235C中的源极/漏极区域235Β构建PMOS晶体管。同样，栅极堆叠件236Α和ρ型阱236C中的源极/漏极区域236Β构建NMOS晶体管。可以将外围区域202中的PMOS晶体管和NMOS晶体管连接至光电探测器230从而为像素区域201提供操作环境并且支持与像素区域201的外部通讯。
[0052]半导体结构200还包括在衬底204的正面204Α上方设置的多层互连件(MLI) 237。将MLI237连接至半导体结构200的各个元件，诸如光电探测器230，使得图像传感器器件的各个元件可通过操作从而对照明光(成像辐射)作出适当响应。MLI 237包括各种导电部件，其可以是垂直互连件，诸如接触件和/或通孔238 ;和水平互连件，诸如线239。通过合适的工艺(包括沉积、光刻图案化和蚀刻工艺)形成导电部件238和239以形成垂直互连件和水平互连件。
[0053]在层间介电(ILD)层240中设置MLI237的各种导电部件238和239。ILD层240可以包含二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅玻璃(FSG)、碳掺杂的氧化硅、低k介电材料或他们的组合。
[0054]在一些实施例中，在MLI 237形成之后包括进一步的工艺步骤。如图2H所示，将载具晶圆260接合至MLI 273。载具晶圆260为加工衬底204的背面204B提供机械强度和支撑。对衬底204的背面204B实施平坦化工艺，诸如化学机械抛光(CMP)工艺以减少衬底204的厚度。采用注入工艺、扩散工艺、退火工艺或他们的组合，通过背面204B形成掺杂层241。掺杂层241可以修复背面204B在平坦化工艺期间所遭受的损伤，并且减少暗电流和白像素。在一些实施例中，在衬底204的背面204B上方设置抗反射层242、滤色器243和透镜244。滤色器243和透镜244与光电探测器230的感光区域230A对准。像素区域201中的光电探测器230能够将向衬底204的背面204B发射的电磁福射245转换成电信号。
[0055]本发明的各个实施例可以用于提高半导体结构的性能。例如，通过操作108中的用于蚀刻衬底204的单个蚀刻工艺产生不同深度的沟槽。此外，第一区域201中的第一沟槽221A的深度D1小于第二区域202中的第二沟槽222A的深度D2。在形成相应的第一隔离部件221B的第一沟槽221A中，第一区域201 (像素区域201)比第二区域202 (外围区域202)在图像传感器器件的形成期间遭受更少的蚀刻损伤。图像传感器器件的像素区域对将电磁辐射转换成电信号过程中的蚀刻损伤非常敏感。由于更少的蚀刻损伤，本发明减少了暗电流或减少了图像传感器器件的白像素缺陷。
[0056]本发明的一个方面描述了一种形成具有隔离结构的半导体结构的方法。衬底具有第一区域和第二区域。用中性掺杂物注入第一区域和第二区域以分别在第一区域和第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件。第一蚀刻停止部件具有深度D1,第二蚀刻停止部件具有深度D2。D1小于D2。蚀刻第一区域和第二区域中的衬底以分别形成第一沟槽和第二沟槽。第一沟槽和第二沟槽分别连接在第一蚀刻停止部件和第二蚀刻停止部件上。用介电材料填充第一沟槽和第二沟槽以形成第一隔离结构和第二隔离结构。第一隔离结构基本上具有深度D1，第二隔离结构基本上具有深度D2。
[0057]本发明的又一方面描述了一种形成具有隔离结构的半导体结构的方法。衬底具有正面和背面以及第一区域和第二区域。对衬底进行注入以分别在第一区域和第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件。第一蚀刻停止部件距离正面具有深度D1，第二蚀刻停止部件距离正面具有深度D2。D1小于D2。在第一区域和第二区域中蚀刻衬底以分别形成第一沟槽和第二沟槽。第一蚀刻停止部件和第二蚀刻停止部件比衬底具有更高的耐蚀刻性。用介电材料填充第一沟槽和第二沟槽以形成第一隔离结构和第二隔离结构。第一隔离结构基本上具有深度D1，第二隔离结构基本上具有深度D2。
[0058]本发明还描述了具有隔离结构的半导体结构的方面。衬底具有正面和背面。第一隔离结构从正面延伸到衬底中。第一隔离结构距离正面具有深度Dp第二隔离结构从正面延伸到衬底中。第二隔离结构距离正面具有深度D2。深度D^j、于深度D2。第一蚀刻停止部件和第二蚀刻停止部件嵌入衬底中并且分别接触第一隔离结构和第二隔离结构。
[0059]尽管已经详细地描述了实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。作为本领域中的普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方`法或步骤。
【权利要求】
1.一种形成具有隔离结构的半导体结构的方法，所述方法包括: 提供具有第一区域和第二区域的衬底； 用中性掺杂物注入所述第一区域和所述第二区域以分别在所述第一区域和所述第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件，所述第一蚀刻停止部件具有深度D1,所述第二蚀刻停止部件具有深度D2，其中，D1小于D2 ；
在所述第一区域和所述第二区域中蚀刻衬底以分别形成第一沟槽和第二沟槽，其中，所述第一沟槽和所述第二沟槽分别连接在所述第一蚀刻停止部件和所述第二蚀刻停止部件上；以及 用介电材料填充所述第一沟槽和所述第二沟槽以形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构基本上具有所述深度D1，所述第二隔离结构基本上具有所述深度D2。
2.根据权利要求1所述的方法，其中，所述中性掺杂物包括氧或氮中的至少一种。
3.根据权利要求1所述的方法，其中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个相对于所述衬底的蚀刻选择性介于约1: 10至约1: 200的范围内。
4.根据权利要求1所述的方法，其中，所述第一蚀刻停止部件和所述第二蚀刻停止部件中的每一个的厚度都介于约200A至约2000A的范围内。
5.根据权利要求1所述的方法，其中，注入所述第一区域和所述第二区域的步骤包括: 独立地通过不同的步骤注入所述第一区域和所述第二区域；或者 使用灰度掩模在所述第一区域和所述第二区域上方形成具有第一开口和第二开口的图案化的掩模层，其中，所述第一开口的底面位于所述衬底的顶面之上，所述第二开口暴露出所述衬底的顶面的一部分；以及 通过所述第一开口和所述第二开口同时注入所述第一区域和所述第二区域。
6.根据权利要求1所述的方法，还包括: 在注入所述第一区域和所述第二区域的步骤之后以及在所述第一区域和所述第二区域中蚀刻所述衬底的步骤之前，对所述第一蚀刻停止部件和所述第二蚀刻停止部件进行退火。
7.一种形成具有隔离结构的半导体结构的方法，所述方法包括: 提供具有正面和背面以及第一区域和第二区域的衬底； 对所述衬底进行注入以分别在所述第一区域和所述第二区域中形成第一蚀刻停止部件和第二蚀刻停止部件，所述第一蚀刻停止部件距离所述正面具有深度D1,所述第二蚀刻停止部件距离所述正面具有深度D2，其中，D1小于D2 ; 在所述第一区域和所述第二区域中蚀刻所述衬底以分别形成第一沟槽和第二沟槽；其中，所述第一蚀刻停止部件和所述第二蚀刻停止部件比所述衬底具有更高的耐蚀刻性；以及 用介电材料填充所述第一沟槽和所述第二沟槽以形成第一隔离结构和第二隔离结构，其中，所述第一隔离结构基本上具有所述深度D1，所述第二隔离结构基本上具有所述深度D2。
8.根据权利要求7所述的方法，其中，注入所述第一区域和所述第二区域的步骤包括: 独立地通过不同的步骤注入所述第一区域和所述第二区域；或者使用灰度掩模在所述第一区域和所述第二区域上方形成具有第一开口和第二开口的图案化的掩模层，其中，所述第一开口的底面位于所述衬底的正面之上，所述第二开口暴露出所述衬底的正面的一部分；以及 通过所述第一开口和所述第二开口同时注入所述第一区域和所述第二区域。
9.根据权利要求8所述的方法，还包括: 在所述衬底的第一区域中邻近于所述第一隔离结构形成至少一个光电探测器；以及 从所述背面减薄所述衬底以形成背照式(BSI)图像传感器器件。
10.一种具有隔离结构的半导体结构，包括: 衬底，具有正面和背面； 第一隔离结构，从所述正面延伸到所述衬底中，所述第一隔离结构距离所述正面具有深度D1 ； 第二隔离结构，从所述正面延伸到所述衬底中，所述第二隔离结构距离所述正面具有深度D2,其中，所述深度D1小于所述深度D2 ；以及 第一蚀刻停止部件和第二蚀刻停止部件，嵌入所述衬底中并且分别接触所述第一隔离结构和所述第二隔 离结构。
【文档编号】H01L21/762GK103811404SQ201310052017
【公开日】2014年5月21日 申请日期:2013年2月17日 优先权日:2012年11月14日
【发明者】曹昌胜 申请人:台湾积体电路制造股份有限公司