晶体管以及用于制造该晶体管的方法

晶体管以及用于制造该晶体管的方法
【专利摘要】根据实施例，一种晶体管，包括：结构体；绝缘膜；控制电极；第一电极；以及第二电极。所述结构体包括第一至第三半导体区，并且包括具有第一元素和第二元素的复合半导体。所述第一电极与所述第三半导体区电连续。所述第二电极与所述第一半导体区电连续。所述结构体具有设置在所述第二半导体区的下端上的第一区域以及除了所述第一区域之外的第二区域。所述第一区域是通过使得所述第二元素的气源的浓度与所述第一元素的气源的浓度的比率大于1.0形成的区域。所述第一区域中的所述第一导电类型的杂质浓度高于所述第二区域中的所述第一导电类型的杂质浓度。
【专利说明】晶体管以及用于制造该晶体管的方法
[0001]相关申请的交叉引用
[0002]本申请基于2012年7月31日提交的在先日本专利申请N0.2012-170281并且要求其优先权，在此通过引用将其全部内容并入本文。
【技术领域】
[0003]这里描述的实施例总体上涉及一种晶体管以及用于制造该晶体管的方法。
【背景技术】
[0004]在晶体管中，减小导通电阻和增大击穿电压是很重要的。在基于复合半导体的晶体管中，使得器件最小化以减小导通电阻。另一方面，器件最小化有可能使得导致击穿电压的减小。为了确保击穿电压，调整pn结部分中的杂质浓度。然而，用于调整的杂质浓度可能减小沟道迁移率。这导致了特性恶化，例如开关速度的减小。在晶体管中，期望特性的改善和稳定。
【专利附图】

【附图说明】
[0005]图1是示出了根据第一实施例的晶体管的配置的示意截面图；
[0006]图2A至2C示出了基极区；
[0007]图3是示出了用于制造晶体管的方法的流程图；以及
[0008]图4A至6B是示出了用于制造晶体管的方法的具体示例的示意截面图。

【发明内容】

[0009]大体上，根据一个实施例，一种晶体管，包括:结构体，包括第一导电类型的第一半导体区、设置在所述第一半导体区上的第二导电类型的第二半导体区、以及设置在所述第二半导体区上的所述第一导电类型的第三半导体区，所述结构体包括具有第一元素和第二元素的复合半导体；设置在所述第二半导体区上的绝缘膜；设置在所述绝缘膜上的控制电极；与所述第三半导体区电连续的第一电极；以及与所述第一半导体区电连续的第二电极。所述结构体具有设置在所述第二半导体区的下端上的第一区域以及除了所述第一区域之外的第二区域。所述第一区域是通过使得所述第二元素的气源的浓度与所述第一元素的气源的浓度的比率大于1.0形成的区域。所述第一区域中所述第一导电类型的杂质浓度高于所述第二区域中所述第一导电类型的杂质浓度。
[0010]大体上，根据另一实施例，提供了一种用于制造晶体管的方法。所述方法包括:形成第一导电类型的第一半导体区，所述第一半导体区具有第二区域和设置在所述第二区域上的第一区域，所述第一半导体区包括具有第一元素和第二元素的复合半导体；通过将第二导电类型的杂质注入到部分所述第一半导体区，来形成深于所述第一区域的下端的所述第二导电类型的第二半导体区；通过将所述第一导电类型的杂质注入到部分所述第二半导体区，来形成所述第一导电类型的第三半导体区；经由所述第二半导体区上的绝缘膜形成控制电极；形成与所述第三半导体区电连续的第一电极；以及形成与所述第一半导体区电连续的第二电极。形成所述第一半导体区包括使得所述第一区域中所述第一导电类型的杂质浓度高于所述第二区域中所述第一导电类型的杂质浓度，并且使得所述第一区域中所述第一元素的空位的浓度高于所述第二区域中所述第一元素的空位的浓度。
【具体实施方式】
[0011]现在将参考附图来描述本发明的实施例。
[0012]附图是示意性或概念性的。例如，每个部分的厚度和宽度之间的关系、以及部分之间的尺寸的比率无需与现实中的相同。此外，根据附图可以以不同的尺寸或比率来示出相同的部分。
[0013]在本申请的图和说明书中，与关于更早的图描述的那些部件类似的部件标记有类似的附图标记，并且适当地省略了其详细描述。
[0014]在以下描述中，通过示例的方式，第一导电类型为η型，而第二导电类型为P型。
[0015]在以下描述中，符号η+、η、η_、ρ+、P和ρ_表不每一种导电类型的杂质浓度的相对大小。也就是说，η+表示比η相对高的η型杂质浓度,且η_表示比η相对低的η型杂质浓度。类似地，P+表示比P相对高的P型杂质浓度；且ρ_表示比P相对低的P型杂质浓度。
[0016](第一实施例)
[0017]图1是示出了根据第一实施例的晶体管的配置的示意截面图。
[0018]如图1所示，根据第一实施例的晶体管110包括结构体100、栅极绝缘膜40 (绝缘膜)、栅极电极50 (控制电极)、源极电极51 (第一电极)以及漏极电极52 (第二电极)。晶体管110是例如MOSFET (金属氧化物半导体场效应晶体管)。
[0019]结构体100包括η_型漂移区10 (第一半导体区)、P型基极区20 (第二半导体区)以及η+型源极区(第三半导体区)。结构体100包括具有第一元素和第二元素的复合半导体。参考使用具有娃(Si)作为第一元素和碳(C)作为第二元素的碳化娃(SiC)的示例,描述了本实施例。
[0020]漂移区10设置在包括例如η+型SiC的衬底15的第一表面15a上。在本实施例中，连接衬底15和漂移区10的方向被称为Z方向(第一方向)。与Z方向正交的方向被称为Y方向(第二方向)。与Z方向和Y方向正交的方向被称为X方向(第三方向)。此外,从衬底15朝着漂移区10的方向被称为通过使用“上”或“之上”(上侧)，并且相反的方向被称为通过使用“下”(下侧)。
[0021]漂移区10通过例如外延生长形成在衬底15的第一表面15a上。基于例如晶体管110的击穿电压的规格来设置漂移区10的厚度(沿着Z方向的长度)。
[0022]基极区20设置在漂移区10上。基极区20设置在漂移区10的上侧的一部分上。基极区20是被设置至距离漂移区10的上表面规定深度的P阱区。基极区20沿着例如X方向延伸。可以设置多个基极区20。沿着Y方向彼此间隔地设置多个基极区。沿着Y方向以规定的间隔来设置多个基极区20。
[0023]源极区30设置在基极区20上。源极区30设置在基极区20的上侧的一部分上。源极区30沿着例如X方向延伸。源极区30沿着Y方向与漂移区10间隔开。也就是说，在结构体100的上表面IOOa侧上，沿着Y方向设置漂移区10、基极区20以及源极区30。在结构体100的上侧上，设置在漂移区10和源极区30之间的基极区20构成沟道区。
[0024]在这里，描述每个部分的深度和杂质浓度。
[0025]衬底15的厚度例如是大约350微米(μ m)。衬底15的杂质浓度例如为大约5 X IO18Cm 3O
[0026]漂移区10的厚度例如为大于等于5 μ m且小于等于15 μ m。漂移区10的杂质浓度为例如大于等于5X IO15CnT3且小于等于2X 1016cm_3。为了支撑更高的击穿电压，漂移区10的厚度例如为大于等于5 μ m且小于等于50 μ m,并且漂移区10的杂质浓度为例如大于等于5 X IO14CnT3且小于等于I X IO16Cm-30因此，实现具有从几百伏(V)到6500V或更大的击穿电压的MOSFET。
[0027]基极区20的厚度为例如大于等于0.5 μ m且小于等于1.5 μ m。基极区20的杂质浓度为例如大于等于IX IO17CnT3且小于等于5X 1018cm_3。基极区20的杂质浓度随着沿Z方向与结构体100的上表面IOOa的距离增大而增大。基极区20的杂质浓度在基极区20的最深位置(下端20b侧)处最大。
[0028]源极区30的厚度为例如大于等于0.1 μ m且小于等于0.3 μ m。根据基极区20的厚度，源极区30的厚度为例如大于等于0.1 μ m且小于等于0.5 μ m。源极区30的杂质浓度为例如大于等于5 X IO18CnT3且小于等于5X 102°cnT3。
[0029]栅极绝缘膜40设置在基极区20上。在本实施例中，栅极绝缘膜40与结构体100的上表面IOOa接触。栅极绝缘膜40由例如氧化硅、氮化硅或高电介质材料(高k材料)制成。
[0030]栅极电极50设置在栅极绝缘膜40上。栅极电极50由例如多晶硅或金属材料(例如 TiN、Al、Ru、W 和 TaSiN)制成。
[0031]源极电极51与源极区30电连续。经由层间绝缘膜80在结构体100上设置源极51。源极电极51通过层间绝缘膜80与栅极电极50绝缘。源极电极51经由穿过层间绝缘膜80和栅极绝缘膜40的接触部55而连接至源极区30。栅极电极51由例如金属材料(例如，Al)制成。
[0032]漏极电极52与漂移区10电连续。漏极电极52在衬底15的与第一表面15a相对侧上的第二表面15b接触。漏极电极52经由衬底15与漂移区10电连续。漏极电极52由例如金属材料(例如，Al)制成。
[0033]在这里，描述晶体管110的操作。
[0034]向漏极电极52施加相对于源极电极51的正电压。在这种状态下，向栅极电极50施加大于等于阈值的电压。然后，在栅极区20与栅极绝缘膜40的界面附近形成反转层(沟道)。因此，晶体管110导通，并且电流从漏极电极52流向源极电极51。
[0035]另一方面，如果施加至栅极电极50的电压小于阈值，则沟道消失。因此，晶体管110截止，并且阻断从漏极电极52流向源极电极51的电流。
[0036]在这种晶体管110中，结构体100具有设置在基极区20的下端20b上的第一区域
11、以及除了第一区域11之外的第二区域。第一区域11中的η型杂质浓度高于第二区域12中的η型杂质浓度。例如，在使用氮(N)作为η型杂质的情况下，第一区域11中N的浓度高于第二区域12中N的浓度。因此，在漂移区10中与第二区域12重叠的区域的导电类型为η-的情况下，漂移区10中与第一区域11重叠的区域的导电类型为η型。[0037]此外，第一区域11是通过使得C的原始气源的浓度与Si的原始气源的浓度的比率(在下文中称为“C/Si”比率)大于1.0来形成的。第一区域11中Si的空位的浓度被认为高于第二区域12中Si的空位的浓度。在这里，在本实施例中，Si的空位不仅包括缺少原子的Si晶体的晶格点，而且包括Si原子被其它原子取代的Si晶体的晶格点。
[0038]通过从第二区域12至第一区域11连续外延生长来形成漂移区10。在这种情况下，使得在第一区域11的外延生长中C的浓度高于第二区域12的外延生长中C的浓度。因此，使得在第一区域11的C的浓度高于第二区域12中C的浓度。考虑到在第一区域I中，因为使得C的浓度较高，所以使得在Si的晶格中存在的Si的空位的浓度高于第二区域12中的。此外，认为在第一区域11中，使得在C的晶格中存在的C的空位的浓度低于第二区域12中的。
[0039]在具有这种第一区域11的晶体管110中，使得基极区20的与第一区域11重叠的区域201的载流子浓度低于基极区20的与第二区域12重叠的区域202的载流子浓度。
[0040]也就是说，在第一区域11中，η型杂质浓度高于第二区域12中的。因此，当在形成基极区20中注入P型杂质(例如，铝(Al))时，通过η型杂质(例如，N2)在区域201中比在区域202中抵消更多的P型杂质。因此，使得区域201中的载流子浓度低于区域202中的载流子浓度。
[0041]在区域202中几乎不抵消在形成基极区20中注入的P型杂质(例如，Al)。因此，增大了基极区20的深部区域中的杂质浓度，并且使得该区域难以耗尽。在基极区20的下端20b和漂移区10之间的pn结区域中，如果使得基极区20侧难以耗尽，则使得漂移区10侧容易耗尽。因此，使得不可能发生电压击穿。这增大了晶体管110的击穿电压。
[0042]第一区域11是SiC中的富碳区。当将P型杂质(例如，Al)注入到该第一区域11中时，过多的Al可能与Si的空位发生反应。因此，减小了由于过多的Al导致的填隙杂质原子的密度。沟道区中的填隙杂质原子的减小降低了减小沟道迁移率的库仑散射因子，并且因此抑制了特性降低。因此，包括在区域201中的沟道区几乎不受P型杂质的注入的影响。此外，第一区域11中C的空位的浓度的减小降低了界面能级密度。因此，期望迁移率减小。
[0043]在这里，在通过将杂质注入到未设置有第一区域11的漂移区10来形成基极区20的情况下，如果增大了被注入为增大击穿电压的杂质的浓度，相应地也增大了基极区20的表面侧上的杂质浓度。因为在基极区20的表面侧上形成沟道，所以杂质浓度的增大导致阈值电压的改变。
[0044]另一方面，还考虑了通过将η型杂质的相反离子注入到基极区20的表面侧(其中增大了 P型杂质浓度)来调节阈值电压的变化。然而，相反离子注入增大了对沟道部分的损坏。由于沟道迁移率的减小，这可能增大了导通电阻。
[0045]在根据本实施例的晶体管110中，在将杂质注入到基极区20中时，在抑制杂质对沟道区的影响的同时，增大了基极区20的深度区域中的杂质浓度。因此，增大了击穿电压，也就是说，晶体管110实现了抑制对沟道区的影响和击穿电压的增大之间的兼容。
[0046]图2Α至2C示出了基极区。
[0047]图2Α示出了基极区及其周围的示意截面图。图2Β示出了沿着图2Α中所示的线A-A相对于Z方向杂质的剂量。图2C示出了沿着图2Α中示出的线A-A相对于Z方向的载流子浓度。
[0048]如图2A所示，漂移区10包括设置在基极区20的下端20b上的第一区域11、以及除了第一区域11之外的第二区域12。图2B示出了在剂量从Dl增大至D2的情况下相对于Z方向的剂量。对于剂量Dl和D2中的每一个来说，形成基极区20中P型杂质(例如，Al)的剂量被设置为在基极区20的下端20b处最大。当剂量从Dl增大到D2时，剂量相对于Z方向的变化趋势不明显改变，而只是仅增大绝对剂量。
[0049]图2C示出了在注入具有图2B中所示的剂量Dl和D2的P型杂质(例如，Al)的情况下的载流子密度Cl和C2。关于载流子密度，在剂量从Dl增大至D2时，在基极区20的与第二区域12重叠的区域202中，受主密度Na随着剂量的增大而增大并且导致载流子密度的增大。
[0050]另一方面，在基极区20的与第一区域11重叠的区域201中，注入的p型杂质(例如，Al)与Si的空位发生反应。因此，尽管剂量增大，但是受主密度Na不显著增大。在这里，图2C中示出的虚线表示在未设置第一区域11的情况下的载流子密度。发现通过设置第一区域11抑制了载流子密度的增大。
[0051]朝着区域201的上侧更显著地抑制了受主密度Na的增大。区域201的上侧接近与栅极绝缘膜40的界面，并且是确定沟道的功能的重要区域。因此，尽管剂量从Dl增大到D2，但是抑制了区域201的载流子密度的增大，并且实现了区域202的载流子密度的增大。
[0052]也就是说，在根据本实施例的晶体管110中，尽管在形成基极区20中剂量增大，但是抑制了沟道区域的载流子密度的增大，并且抑制了电压的阈值的变化。此外，通过增大在形成基极区20中的剂量，增大了基极区20的深度位置处的载流子密度。这增大了 pn结部分中的击穿电压。
[0053]在这里，第一区域11的厚度小于基极区20的厚度，并且优选是基极区20的厚度的一半或更小。这是因为对于基极区20中的沟道的功能来说很重要的部分大约是基极区20的厚度一半或更小。因此，在基极区20的厚度大约为0.6μπι的情况下，第一区域11的厚度小于0.6 μ m,优选为0.5 μ m或更小，并且更优选为0.3 μ m或更小。
[0054]优选使得第一区域11的厚度厚于在漂移区10的外延生长中生成的阶梯束结构的厚度。阶梯束结构指的是在使用偏离衬底(例如2度偏离、4度偏离和8度偏离)作为衬底15的情况下在衬底15上外延生长的层的表面处生成的阶梯差异。
[0055]在生成阶梯束结构的情况下，优选通过例如CMP (化学机械研磨)来去除漂移区10的表面的一部分，以去除阶梯束结构进行平坦化。因此，优选使得第一区域11的厚度厚于阶梯束结构的厚度，使得即使在去除了阶梯束的情况下仍保留第一区域11。
[0056]在栅极绝缘膜40侧上结构体100的表面是例如六角形SiC的(0001)表面(Si表面)。在本实施例中，假设晶体表面指的是不仅包括特定晶体表面，而且包括相对于该晶体表面取向为偏离衬底的角度的表面。
[0057]结构体100的上表面IOOa可以是六角形SiC的(000-1)表面(C表面)。如果上表面IOOa是SiC的(000-1)表面(C表面)，能够镜像生长的范围比在Si表面上大。因此，在执行相同的镜像生长的情况下，生长率要比在Si表面上快。此外，在使用(000-1)表面(C表面)的晶体生长中，不太可能生成阶梯束结构。这使得不需要在外延生长之后进行诸如CMP的研磨,或者使得研磨的量小于在使用Si表面的情况下的研磨的量。[0058](第二实施例)
[0059]接下来，描述第二实施例。第二实施例涉及用于制造晶体管110的方法的示例。
[0060]图3是示出了用于制造晶体管的方法的流程图。
[0061]如图3所示，用于制造根据本实施例的晶体管110的方法包括形成漂移区10 (步骤SlOl)，形成基极区20 (步骤S102)，形成源极区30 (步骤S103)，形成栅极电极50 (步骤S104)，形成源极电极51 (步骤S105)以及形成漏极电极52 (步骤S106)。可以在步骤S101-S105中的任意点执行漏极电极52的形成。
[0062]接下来，描述用于制造晶体管110的方法的具体示例。
[0063]图4A至6B是示出了用于制造晶体管的方法的具体示例的示意截面图。
[0064]首先，如图4A所示，制备包括SiC的衬底15。衬底15的第一表面15a是例如六角形SiC的(0001)表面(Si表面)。或者，第一表面15a可以是例如六角形SiC的(000-1)表面(C表面)。衬底15包含作为具有大约I X IO19CnT3的杂质浓度的η型杂质的磷(P)或N，并且所述衬底15具有例如350 μ m的厚度。
[0065]接下来，在衬底15的第一表面15a上，通过在第二区域12上进行第一区域11的连续外延生长形成漂移区。在形成漂移区10时，通过调整外延生长中气源的平衡来形成第二区域12和第一区域11。
[0066]例如，在漂移区10的外延生长中，使用甲硅烷(SiH4)作为Si的气源，并且使用丙烷(C3H8)作为C的气源。在第二区域12的外延生长中，C3H8的气体流量与SiH4的气体流量的比率(在下文中，称为C/Si比率)被设置为1.0。另一方面，在第一区域11的外延生长中，使得C/SI比率大于1.0。例如，在第一区域11的外延生长中C/Si比率被设置为大于等于
1.0且小于等于2.0，并且优选为大于等于1.4且小于等于1.6。因此，使得第一区域11中Si的空位的浓度高于第二区域12中Si的空位的浓度。
[0067]漂移区10被形成为具有例如大于等于5 μ m且小于等于15 μ m的厚度。为了支撑更高的击穿电压，漂移区10被形成为具有例如大于等于5 μ m且小于等于50 μ m的厚度。漂移区10的第一区域11的厚度小于基极区20的厚度，并且优选为基极区20的一半或更小。在基极区20的厚度为大约0.6 μ m的情况下,第一区域11的厚度小于0.6 μ m,优选为
0.5 μ m或更小，并且更优选为0.3 μ m或更小。
[0068]在漂移区10的外延生长中，与气源一起引入η型杂质(例如，N2)。第二区域12的杂质浓度为例如大于等于5X IO15CnT3且小于等于2X1016cm_3。在要求高击穿电压的情况下，第二区域12的杂质浓度为例如大于等于5 X IO14CnT3且小于等于lX1016cm_3。
[0069]第一区域11的杂质浓度为例如第二区域12的杂质浓度(大于等于5 X IO15CnT3且小于等于2X IO16CnT3)的大约大于等于两倍且小于等于三倍。在要求更高的击穿电压的情况下，第一区域11的杂质浓度为例如第二区域12的杂质浓度(大于等于5 X IO14CnT3且小于等于I X IO16CnT3)的大约大于等于两倍且小于等于三倍。在从第二区域12的外延生长切换至第一区域11的外延生长时，改变气源的平衡，并且如有需要也改变引入的η型杂质的量。因此，在漂移区10的最外表面处形成具有高η型杂质浓度的富C第一区域11。
[0070]在这里，可以使得第一区域11的外延生长中的生长率低于第二区域12的外延生长中的生长率。然后，即使C/Si比率超过1.0，第一区域11也生长有接近镜像表面。
[0071]在形成漂移区10之后，可以例如通过CMP研磨表面。例如，在漂移区10的表面处生成阶梯束结构的情况下，执行用于去除该阶梯束结构的研磨。在研磨漂移区10的表面的情况下，预先使得第一区域11的厚度厚于漂移区10的表面的研磨的厚度。
[0072]接下来，如图4B所示，在漂移区10上形成掩模Ml。掩模Ml在用于形成基极区20的位置设置有开口。然后，通过该掩模Ml离子注入P型杂质(例如，Al)。基极区20被形成为深于第一区域11。也就是说，基极区20的下端20b位于第一区域11以下。
[0073]基极区20的厚度为例如大于等于0.5 μ m且小于等于0.8 μ m。基极区20的杂货浓度为例如大于等于I X IO17CnT3且小于等于5X 1018cm_3。在这里，P型杂质(例如，Al)被离子注入第一区域11和第二区域12中。第一区域11的η型杂质浓度高于第二区域12的η型杂质浓度。因此，在第一区域11中，比在第二区域12中抵消了更多的P型杂质(例如，Al)。因此，基极区20的P型杂质浓度从基极区20的与第一区域11重叠的区域201朝着基极区20的与第二区域12重叠的区域202增大。在基极区20的下端20b的一部分中基极区20的P型杂质浓度最大。
[0074]此外，第一区域11比第二区域12含有更多的C。也就是说，第一区域11中Si的空位的浓度高于第二区域12中Si的空位的浓度。因此，当P型杂质(例如，Al)被离子注入到该第一区域11中时，过多的Al与Si的空位发生反应。相应地，减小了由于过多的Al导致的填隙杂质原子的密度。沟道区中的填隙杂质原子浓度的减小降低了使得沟道迁移率减小的库仑散射因子，并且因此抑制了特性降低。因此，在形成基极区20中，尽管利用更多P型杂质(例如，Al)进行离子注入，但是沟道区几乎不受影响。此外，基极区20的下端20b的一部分中的杂质浓度被设置为高。在形成基极区20之后，去除掩模Ml。
[0075]接下来，如图5A所示，在漂移区10和基极区20上形成掩模M2。掩模M2在用于形成源极区30的位置处设置有开口。然后，通过掩模M2进行η型杂质(例如，N2)的离子注入。源极区30形成得比基极区20更窄。
[0076]源极区30的厚度为例如大于等于0.1 μ m且小于等于0.3 μ m。根据基极区20的厚度，源极区30的厚度为例如大于等于0.1 μ m且小于等于0.5 μ m。源极区30的杂质浓度为例如大于等于5 X IO18CnT3且小于等于5X 102°cm_3。通过源极区20的形成，形成结构体100。
[0077]接下来，如图5B所示，在结构体100的上表面IOOa上形成栅极绝缘膜40。栅极绝缘膜40由例如氧化硅、氮化硅或高电介质材料(高k材料)制成。
[0078]接下来，在栅极绝缘膜40上形成栅极电极50。经由栅极绝缘膜40至少在基极区20之上形成栅极电极50。栅极电极50由例如多晶硅或金属材料(例如TiN、Al、Ru、W和TaSiN)制成。通过在结构体100的上侧的整个表面上形成这种材料，然后通过构图仅留下需要的部分来形成栅极电极50。
[0079]接下来，如图6A所示，在栅极绝缘膜40和栅极电极50上形成层间绝缘膜80。层间绝缘膜80由例如氧化硅制成。
[0080]接下来，如图6B所示，形成源极电极51和漏极电极52。更具体而言，嵌入接触部55使得沿着Z方向穿过源极区30之上的层间绝缘膜80和栅极绝缘膜40。然后，与接触部55接触的源极电极51形成在层间绝缘膜80上。另一方面，漏极电极52形成为与衬底15的第二表面15b接触。因此，形成晶体管110。
[0081]在如上所述的用于制造晶体管110的方法中，第一区域11设置在漂移区10中。这建立了在形成基极区20中构成沟道的一部分的载流子浓度。也就是说，无需执行用于调整构成沟道的一部分上的载流子浓度的相反离子注入。因为消除了需要进行相反离子注入，所以不存在由于将离子注入到构成沟道的所述一部分导致的损坏。
[0082]此外，在形成源极区30的离子注入中，已经形成了第一区域11。因此，与第一区域11未形成的情况相比，无需增大杂质浓度。这抑制了由于离子注入导致的损坏。
[0083]如上所述的制造方法在增大基极区20的下端20b的一部分的载流子浓度的同时抑制了沟道迁移率的减小，从而确保了高击穿电压的特性。因此，制造了具有低导通电阻的晶体管110。
[0084]如上所述，根据实施例的晶体管以及用于制造该晶体管的方法能够实现特性的改善和稳定。
[0085]上面已经描述了实施例。然而，本发明并不限于这些示例。例如，本领域技术人员可以通过适当的添加、删除、以及部件的设计改变，并且通过实施例特征的适当组合来改变上述实施例。只要这些改变落入本发明的精神范围内，这些改变也包括在本发明的范围内。
[0086]例如，在上述实施例的描述中，第一导电类型是η型，第二导电类型是P型。然而，在第一导电类型是P型并且第二导电类型是η型时，本发明也是可实践的。
[0087]在上述实施例中，通过采取平面型作为示例来描述栅极电极50。但是，实施例也可以应用于包括沟槽型的栅极电极50的晶体管。
[0088]在上述实施例的描述中，SiC被用作复合半导体的示例。然而，氮化镓(GaN)也可以用作复合半导体。
[0089]此外，在上述实施例的描述中，MOSFET被用作晶体管110的示例。然而，本发明也应用于IGBT (绝缘栅极双极晶体管)和IEGT (注入增强栅极晶体管)。
[0090]虽然已经描述了某些实施例，但是仅通过示例方式描述了这些实施例，并且它们不是意在限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其它形式具体化；此外，可以在不偏离本发明的精神的情况下，进行这里描述的实施例的形式的各种省略、替代、和改变。所附权利要求和它们的等同物意在涵盖该形式或修改，它们落入本发明的范围和精神内。
【权利要求】
1.一种晶体管，包括: 结构体，包括第一导电类型的第一半导体区、设置在所述第一半导体区上的第二导电类型的第二半导体区、以及设置在所述第二半导体区上的所述第一导电类型的第三半导体区，所述结构体包括具有第一元素和第二元素的复合半导体； 设置在所述第二半导体区上的绝缘膜； 设置在所述绝缘膜上的控制电极； 与所述第三半导体区电连续的第一电极；以及 与所述第一半导体区电连续的第二电极， 所述结构体具有设置在所述第二半导体区的下端上的第一区域以及除了所述第一区域之外的第二区域，所述第一区域是通过使得所述第二元素的气源的浓度与所述第一元素的气源的浓度的比率大于1.0形成的区域，并且 所述第一区域中所述第一导电类型的杂质浓度高于所述第二区域中所述第一导电类型的杂质浓度。
2.根据权利要求1所述的晶体管，其中 所述第二区域是通过将 所述比率设置为1.0形成的区域，并且 所述第一区域是通过将所述比率设置为大于1.0且小于等于2.0形成的区域。
3.根据权利要求1所述的晶体管，其中所述第一元素的空位比所述第二元素的空位更可能与所述第二导电类型的杂质发生反应。
4.根据权利要求1所述的晶体管，其中所述第一半导体区是通过外延生长形成的区域。
5.根据权利要求1所述的晶体管，其中所述第一区域是通过外延生长从所述第二区域连续形成的区域。
6.根据权利要求1所述的晶体管，其中所述第二半导体区的杂质浓度从上端至所述下端增大。
7.根据权利要求1所述的晶体管，其中所述复合半导体是碳化硅。
8.根据权利要求7所述的晶体管，其中所述第一元素是硅，并且所述第二元素是碳。
9.根据权利要求1所述的晶体管，其中所述结构体的所述绝缘膜侧上的表面是碳化硅的(000-1)表面。
10.根据权利要求1所述的晶体管，其中所述第一区域的厚度是所述第二半导体区的深度的一半或更小。
11.根据权利要求1所述的晶体管，其中所述第一区域的厚度厚于在所述第一半导体区的外延生长中生成的阶梯束结构的厚度。
12.根据权利要求1所述的晶体管，其中所述第一区域的厚度为0.5微米或更小。
13.一种用于制造晶体管的方法，包括: 形成第一导电类型的第一半导体区，所述第一半导体区具有第二区域和设置在所述第二区域上的第一区域，所述第一半导体区包括具有第一元素和第二元素的复合半导体； 通过将第二导电类型的杂质注入到部分所述第一半导体区，来形成深于所述第一区域的下端的所述第二导电类型的第二半导体区； 通过将所述第一导电类型的杂质注入到部分所述第二半导体区，来形成所述第一导电类型的第三半导体区； 经由所述第二半导体区上的绝缘膜形成控制电极； 形成与所述第三半导体区电连续的第一电极；以及 形成与所述第一半导体区电连续的第二电极， 形成所述第一半导体区包括使得所述第一区域中所述第一导电类型的杂质浓度高于所述第二区域中所述第一导电类型的杂质浓度，并且使得所述第一区域中所述第一元素的空位的浓度高于所述第二区域中所述第一元素的空位的浓度。
14.根据权利要求13所述的方法，其中形成所述第一半导体区包括调整所述第一元素和所述第二元素中的每一个气源的量，使得所述第一区域中所述第二元素的浓度高于所述第二区域中所述第二元素的浓度。
15.根据权利要求13所述的方法，其中形成所述第一半导体区包括通过外延生长从所述第二区域至所述第一区域连续形成所述第一半导体区。
16.根据权利要求13所述的方法，其中形成所述第二半导体区包括从上端至下端增大所述第二半导体区的杂质浓度。
17.根据权利要求13所述的方法，其中所述复合半导体是碳化硅。
18.根据权利要求13所述的方法，其中 所述第一元素是硅，并且所述第二元素是碳，并且 在形成所述第一半导体区时，所述第二元素的气源的浓度与所述第一元素的气源的浓度的比率在形成所述第二区域时被设置为1.0，并且在形成所述第一区域时所述比率被设置为大于1.0且小于等于2.0。
19.根据权利要求13所述的方法，其中 所述第一元素是硅，并且所述第二元素是碳，并且 在形成所述第一半导体区时，所述第二元素的气源的浓度与所述第一元素的气源的浓度的比率在形成所述第二区域时被设置为1.0，并且在形成所述第一区域时所述比率被设置为大于1.4且小于等于1.6。
20.根据权利要求13所述的方法，其中所述第一半导体区的晶体生长表面是碳化硅的(000-1)表面。
【文档编号】H01L29/78GK103579341SQ201310084170
【公开日】2014年2月12日 申请日期:2013年3月15日 优先权日:2012年7月31日
【发明者】西尾让司, 河野洋志, 铃木拓马, 清水达雄, 四户孝 申请人:株式会社东芝