一种半导体器件的制造方法

一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：步骤S101：在前端器件上形成第一离子注入掩膜，对第一离子注入区进行离子注入；步骤S102：在第一离子注入掩膜的图案之间以及第一离子注入掩膜上形成高于所述第一离子注入掩膜的介电材料层；步骤S103：去除所述介电材料层高于所述第一离子注入掩膜的部分；步骤S104：去除所述第一离子注入掩膜，以所述介电材料层被保留的部分作为第二离子注入掩膜对第二离子注入区进行离子注入。该方法通过采用填充于第一离子注入掩膜的图案之间的介电材料作为第二离子注入掩膜对第二离子注入区进行离子注入，很好地控制了第一离子注入掩膜与第二离子注入掩膜的交叠，提高了器件良率。
【专利说明】一种半导体器件的制造方法

【技术领域】
[0001] 本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。

【背景技术】
[0002] 在半导体【技术领域】中，离子注入是半导体器件制造的关键步骤。在制造半导体器 件的过程中，往往需要进行离子注入工艺，以形成轻掺杂（LDD)区、或形成源极和漏极等。然 而，随着半导体制造工艺的不断发展，器件的尺寸不断缩小，这给离子注入工艺，尤其是离 子注入工艺中掩膜的图形化，带来了极大的挑战。并且，器件尺寸缩小给对NM0S或PM0S进 行离子注入以形成源极和漏极的工艺带来了更大的挑战；而这一问题在鳍型场效应晶体管 (FinFET)上更加凸显。
[0003] 下面，结合图1A至图1F，对现有技术的半导体器件的制造方法进行简要说明，主 要涉及离子注入工艺。其中，图1A至图1F为现有的半导体器件的制造方法的各工艺完成 后形成的图案的剖视图。该半导体器件的制造方法，一般包括如下步骤：
[0004] 步骤E1 :提供一前端器件100,在前端器件100上形成光刻胶层1010,如图1A所 /_J、1 〇
[0005] 其中，前端器件100,包括半导体衬底和栅极。半导体衬底中一般还包括浅沟槽隔 离（STI)等（图1A中未示出）。前端器件100 -般包括PM0S区和NM0S区，如图1A所示。其 中，在图1中位于半导体衬底上方的与PM0S和NM0S对应的区域(不同的阴影区域）分别为 PM0S的栅极和NM0S的栅极。
[0006] 显然，在现有技术中，光刻胶层1010直接形成于前端器件100之上。由于前端器 件的结构尤其表面结构比较复杂(其表面并不平坦)，导致通过光刻对光刻胶层1010进行图 形化以形成离子注入掩膜（NM0S离子注入掩膜或PM0S离子注入掩膜）的过程，受到了极大 的挑战，很难形成形貌理想的图形化的光刻胶层（即，离子注入掩膜)，这一问题在鳍型场效 应晶体管（FinFET)上更加凸显和严重。并且，由于器件缩小导致光刻胶层需在厚度上进行 一定的减小，这往往造成光刻胶层1010无法满足离子注入和光刻的工艺窗口要求。
[0007] 步骤E2 :对光刻胶层1010进行光刻，形成PM0S离子注入掩膜（S卩，图形化的光刻 胶层）101。形成的图形，如图1B所示。
[0008] 其中，PM0S离子注入掩膜，是指对PM0S区进行离子注入时所使用的掩膜；同理， NM0S离子注入掩膜，是指对NM0S区进行离子注入时所使用的掩膜。并且，当不至于引起混 淆的情况下，NM0S离子注入掩膜和PM0S离子注入掩膜均可以简称为离子注入掩膜。
[0009] 如上所述，由于前端器件的结构尤其表面结构比较复杂(表面不平坦)，导致通过 光刻对光刻胶层1010进行图形化以形成PM0S离子注入掩膜101的过程，形成的PM0S离子 注入掩膜101的形貌往往并不理想。并且，由于器件缩小导致光刻胶层1010需在厚度上进 行一定的减小，这往往造成最终形成的离子注入掩膜101无法满足离子注入和光刻对工艺 窗口的要求（即工艺窗口过小)。
[0010] 步骤E3 :以PM0S离子注入掩膜101为掩膜，对前端器件100的PM0S区进行离子注 入。形成的图形如图1C所示。为了简要，图中未示出前端器件100中形成的离子注入区。
[0011] 本步骤中，PM0S离子注入掩膜101的作用主要在于：作为掩膜，防止NM0S区被注 入离子。然而，由于PM0S离子注入掩膜101的形貌往往并不理想，并且，PM0S离子注入掩 膜101的厚度往往无法满足离子注入的工艺窗口要求，因此，可能造成PM0S区被不当地注 入离子，造成器件性能下降甚至良率下降。
[0012] 步骤E4 :剥离去除PM0S离子注入掩膜101。形成的图形如图1D所示。
[0013] 步骤E5 :以与步骤E1至E2相同的方法，在前端器件100上形成NM0S离子注入掩 膜102 ;并以该NM0S离子注入掩膜102为掩膜对前端器件100的NM0S区进行离子注入。如 图1E所示。
[0014] 为了简要，图1E中未示出前端器件100中形成的离子注入区。
[0015] 在实施步骤E5的过程中，也存在上述步骤E1至E3所面临的工艺窗口较小、容易 造成器件良率下降等问题。
[0016] 步骤E6 :剥离去除NM0S离子注入掩膜102。形成的图形如图1F所示。
[0017] 在现有技术中，上述NM0S区和PM0S区的离子注入过程的先后顺序，可以对调。并 且，在完成步骤E6后，一般还包括在前端器件101上通过沉积层间介电层材料形成层间介 电层（ILD)的步骤。
[0018] 在现有的上述半导体器件的制造方法中，由于PM0S离子注入和NM0S离子注入采 用完全分离的两步，往往很难控制PM0S离子注入掩膜与NM0S离子注入掩膜二者在前端器 件上的位置关系，如果二者在位置上存在交叠或存在较大的空隙，都将造成最终制得的半 导体器件的良率下降。简言之，传统的半导体器件的制造方法，存在难以很好地控制NM0S 离子注入掩膜与PM0S离子注入掩膜的交叠关系的缺陷。并且，随着器件尺寸的不断缩小， 这一问题将越来越严重。
[0019] 因此，为了解决上述问题，需要提出一种新的半导体器件的制造方法。


【发明内容】

[0020] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，该方法包括如下 步骤：
[0021] 步骤S101 :在前端器件上形成第一离子注入掩膜，对第一离子注入区进行离子注 入；
[0022] 步骤S102 :在所述第一离子注入掩膜的图案之间以及所述第一离子注入掩膜上 形成高于所述第一离子注入掩膜的介电材料层；
[0023] 步骤S103 :去除所述介电材料层高于所述第一离子注入掩膜的部分；
[0024] 步骤S104 :去除所述第一离子注入掩膜，以所述介电材料层被保留的部分作为第 二离子注入掩膜对第二离子注入区进行离子注入。
[0025] 其中，在所述步骤S101中，形成第一离子注入掩膜的方法为双重图形技术。
[0026] 其中，在所述步骤S101中，所述第一离子注入掩膜包括：位于所述前端器件上的 图形化的过渡层，以及位于所述图形化的过渡层之上的图形化的硬掩膜层。
[0027] 其中，所述图形化的过渡层的材料为底部抗反射层材料。
[0028] 其中，在所述步骤S101中，在前端器件上形成第一离子注入掩膜的方法包括：
[0029] 步骤sum :提供前端器件，在所述前端器件上依次形成过渡层、硬掩膜层和光刻 胶层；
[0030] 步骤S1012 :对所述光刻胶层进行构图，形成位于所述前端器件的第一离子注入 区之外的区域的上方的图形化的光刻胶层；
[0031] 步骤S1013 :以所述图形化的光刻胶层为掩膜对所述硬掩膜层进行刻蚀，去除所 述硬掩膜层位于所述图形化的光刻胶层覆盖的区域以外的部分，形成图形化的硬掩膜层；
[0032] 步骤S1014 :以所述图形化的硬掩膜层为掩膜对所述过渡层进行刻蚀，去除所述 过渡层位于所述图形化的硬掩膜层覆盖的区域以外的部分，形成图形化的过渡层；
[0033] 并且，所述图形化的硬掩膜层和图形化的过渡层共同构成第一离子注入掩膜。
[0034] 其中，在所述步骤S1014中，在对所述过渡层进行刻蚀的过程中，所述图形化的光 刻胶层被刻蚀去除。
[0035] 当然，在步骤S1014之后，还可以包括刻蚀去除图形化的硬掩膜层的步骤，然后以 图形化的过渡层作为第一离子注入掩膜，此处并不进行限定。
[0036] 其中，在所述步骤S102中，所述介电材料层为单层结构，其材料为超低k介电材 料。
[0037] 其中，在所述步骤S102中，形成所述介电材料层的方法为旋涂法。
[0038] 其中，在所述步骤S103中，所采用的去除方法为干法刻蚀或者化学机械抛光。
[0039] 其中，所述步骤S103还包括：在去除所述介电材料层高于所述第一离子注入掩膜 的部分之后，继续去除预定厚度的所述第一离子注入掩膜和预定厚度的所述介电材料层位 于所述第一离子注入掩膜的图案之间的部分。
[0040] 其中，在所述步骤S104中，去除所述第一离子注入掩膜的步骤包括：通过灰化工 艺去除所述第一离子注入掩膜。
[0041] 其中，在所述步骤S104中，去除所述第一离子注入掩膜的步骤还包括：在通过灰 化工艺去除所述第一离子注入掩膜之后，对所述前端器件进行清洗以去除灰化工艺的残留 物。
[0042] 其中，所述步骤S103包括：通过刻蚀工艺去除所述介电材料层高于所述图形化的 过渡层的部分以及所述图形化的硬掩膜层。
[0043] 其中，在所述步骤S102中，所述介电材料层包括第一介电材料层和位于其上的第 二介电材料层，其中所述第一介电材料层作为第一接触孔刻蚀阻挡层。
[0044] 其中，在所述步骤S102中，形成所述介电材料层的方法包括：
[0045] 步骤S1021 :在所述第一离子注入区和所述第一离子注入掩膜上沉积第一介电材 料层；
[0046] 步骤S1022 :在所述第一介电材料层上旋涂第二介电材料层。
[0047] 其中，在所述步骤S104之后还包括步骤S105 :
[0048] 在所述第二离子注入掩膜和所述第二离子注入区的上方形成层间介电层。
[0049] 其中，在所述步骤S105中，所述层间介电层为单层结构，其材料为超低k介电材 料。
[0050] 其中，在所述步骤S105中，所述层间介电层包括第一层间介电层和位于其上的第 二层间介电层，其中所述第一层间介电层作为第二接触孔刻蚀阻挡层。
[0051] 其中，在所述步骤S105中，形成所述层间介电层的方法包括：
[0052] 步骤S1051 :在所述第二离子注入区和所述第二离子注入掩膜上沉积第一层间介 电层；
[0053] 步骤S1052 :在所述第一层间介电层上旋涂第二层间介电层。
[0054] 其中，在所述步骤S105之后还包括步骤S106 :
[0055] 去除所述第一层间介电层和所述第二层间介电层高于所述第二离子注入掩膜的 部分。
[0056] 其中，在所述步骤S106中所采用的去除方法为干法刻蚀或者化学机械抛光。
[0057] 本发明的半导体器件的制造方法，在形成第一离子注入掩膜完成第一离子注入区 的离子注入工艺之后，通过采用填充于第一离子注入掩膜的图案之间的介电材料作为第二 离子注入掩膜对第二离子注入区进行离子注入，很好地控制了第一离子注入掩膜与第二离 子注入掩膜（比如NM0S离子注入掩膜与PM0S离子注入掩膜）的交叠关系，使二者在位置上 恰好相邻但不重叠，提高了半导体器件的良率。

【专利附图】

【附图说明】
[0058] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0059] 附图中：
[0060] 图1A为现有技术中半导体器件的制造方法步骤E1形成的图形的剖视图；
[0061] 图1B为现有技术中半导体器件的制造方法步骤E2形成的图形的剖视图；
[0062] 图1C为现有技术中半导体器件的制造方法步骤E3形成的图形的剖视图；
[0063] 图1D为现有技术中半导体器件的制造方法步骤E4形成的图形的剖视图；
[0064] 图1E为现有技术中半导体器件的制造方法步骤E5形成的图形的剖视图；
[0065] 图1F为现有技术中半导体器件的制造方法步骤E6形成的图形的剖视图；
[0066] 图2A为本发明实施例一的半导体器件的制造方法步骤bl提供的前端器件的剖视 图；
[0067] 图2B为本发明实施例一的半导体器件的制造方法步骤bl形成的图形的剖视图；
[0068] 图2C为本发明实施例一的半导体器件的制造方法步骤b2形成的图形的剖视图； [0069] 图2D为本发明实施例一的半导体器件的制造方法步骤b3形成的图形的剖视图；
[0070] 图2E为本发明实施例一的半导体器件的制造方法步骤b4形成的图形的剖视图；
[0071] 图2F为本发明实施例一的半导体器件的制造方法步骤b5形成的图形的剖视图；
[0072] 图2G为本发明实施例一的半导体器件的制造方法步骤b6形成的图形的剖视图；
[0073] 图2H为本发明实施例一的半导体器件的制造方法步骤b7形成的图形的剖视图；
[0074] 图21为本发明实施例一的半导体器件的制造方法步骤b8形成的图形的剖视图；
[0075] 图2J为本发明实施例一的半导体器件的制造方法步骤b9形成的图形的剖视图；
[0076] 图3A为本发明实施例二的半导体器件的制造方法步骤c6形成的图形的剖视图；
[0077] 图3B为本发明实施例二的半导体器件的制造方法步骤c7形成的图形的剖视图；
[0078] 图3C为本发明实施例二的半导体器件的制造方法步骤c8形成的图形的剖视图；
[0079] 图3D为本发明实施例二的半导体器件的制造方法步骤c9形成的图形的剖视图；
[0080] 图3E为本发明实施例二的半导体器件的制造方法步骤cio形成的图形的剖视 图；
[0081] 图4为本发明提出的一种半导体器件的制造方法的流程图。

【具体实施方式】
[0082] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0083] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0084] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0085] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0086] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0087] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0088] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了 这些详细描述外，本发明还可以具有其他实施方式。
[0089] 实施例一
[0090] 下面，参照图2A-图2J和图4来描述本发明实施例一提出的半导体器件的制造方 法一个示例性方法的详细步骤。其中，图2A-图2J示出了本发明实施例一的半导体器件的 制造方法的相关步骤的形成的图形的示意性剖面图；图4为本发明提出的一种半导体器件 的制造方法的流程图。
[0091] 本发明实施例的半导体器件的制造方法，具体包括如下步骤：
[0092] 步骤bl :提供前端器件200,如图2A所示。在前端器件200上依次形成过渡层 2010、硬掩膜层2020和光刻胶层2030,形成的图形如图2B所示。
[0093] 其中，前端器件200,包括半导体衬底和位于该半导体衬底上的部件，比如栅极等。 并且，前端器件200包括PM0S区和NM0S区，如图2A所示。本领域的技术人员可以理解，在 图2A中位于半导体衬底上方的与PM0S和NM0S对应的区域(不同的阴影区域)，分别为PM0S 的栅极和NM0S的栅极。在本实施例中，半导体衬底中一般还包括浅沟槽隔离（STI)等结构 (图2A中未示出）。
[0094] 其中，过渡层2010的材料可以选用有机材料，优选的，可以选用底部抗反射层 (BARC)材料。硬掩膜层2020,可以选用现有技术中的各种常用材料，在此不做限定。
[0095] 在本实施例中，过渡层2010可以起到平坦化的作用，保证后续在其上方形成的硬 掩膜层2020的平坦性。在本实施例中，过渡层2010必须高于栅极的高度，这样才能起到平 坦化的作用（保证硬掩膜层2020和光刻胶层2030都是平坦的）。一般而言，过渡层2010的 厚度可以为50〇A?3000 A,而硬掩膜层2020的厚度可以为ιοοΑ?500 A，但并不以此 为限。通常，应保证硬掩膜层2020和过渡层2010在刻蚀时有大的选择比(例如：硬掩膜层 2020和过渡层2010的选择比在10以上)，以保证在后续刻蚀过渡层时基本不会刻蚀硬掩膜 层2020。并且，过渡层2010还具有保护半导体衬底（Si)的作用，原因在于过渡层2010和 掩膜层2020以及半导体衬底具有很高的刻蚀选择比，因此在后续刻蚀过渡层2010时不会 刻蚀半导体衬底（Si)。
[0096] 作为示例，在本实施例中，前端器件的半导体衬底选用单晶硅材料构成。在所述 半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离（STI)结构或者局部氧化硅 (L0C0S)隔离结构，所述隔离结构将半导体衬底分为NM0S部分和PM0S部分。所述半导体衬 底中还形成有各种阱（well)结构，为了简化，图示中予以省略。上述形成阱（well)结构、 隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0097] 示例性地，在前端器件200上依次形成过渡层2010、硬掩膜层2020和光刻胶层 2030的方法，可以为：首先在前端器件200上形成过渡层2010,然后再过渡层2010上形成 硬掩膜层2020,最后在硬掩膜层2020形成光刻胶层2030。形成各膜层的方法，可以为沉积、 涂布等各种方法，在此不做限定。
[0098] 步骤b2 :对光刻胶层2030进行构图(例如曝光、显影)形成图形化的光刻胶层203， 其中，图形化的光刻胶层203位于前端器件200的NMOS区的上方，以便后续利用该图形化 的光刻胶层203形成PM0S离子注入掩膜；也就是说，图形化的光刻胶203位于PM0S的离子 注入区以外的区域。形成的图形，如图2C所示。
[0099] 本实施例以先完成对前端器件的PM0S区的离子注入（S卩，通过离子注入形成PM0S 的源极和漏极)再完成对NM0S区的离子注入为例进行说明。在对PM0S区进行离子注入时， 需保证最终形成的离子注入掩膜（即PM0S离子注入掩膜)暴露出PM0S的源极区域和漏极区 域。因为在本实施例中，后续形成的PM0S离子注入掩膜的形状与图形化的光刻胶层203的 形状一致，因此，图形化的光刻胶层应保证不覆盖PM0S的源极区域和漏极区域。由于离子 注入时的离子注入掩膜的位置设置属于现有技术，因此本实施例不再赘述。
[0100] 在本实施例中，由于光刻胶层2030的下方的硬掩膜层2020的上表面是平坦的，因 此，可以保证图形化的光刻胶层203具有良好的形貌，并且在对光刻胶层2030进行图形化 时具有较宽的光刻工艺窗口。而由于在对光刻胶层2030进行图形化时具有较宽的光刻工 艺窗口，所以可以保证后续对硬掩膜层2020和过渡层2010进行刻蚀时具有较宽的工艺窗 口，进而保证了后续工艺均具备较宽的工艺窗口。
[0101] 步骤b3 :以图形化的光刻胶层203为掩膜，对硬掩膜层2020进行刻蚀，去除硬掩 膜层2020位于图形化的光刻胶层2030覆盖的区域以外的部分，形成图形化的硬掩膜层 202。形成的图形，如图2D所示。
[0102] 示例性地，对硬掩膜层2020进行刻蚀的工艺，可以选用干法刻蚀或湿法刻蚀工 艺。
[0103] 步骤b4 :以图形化的硬掩膜层202为掩膜，对过渡层2010进行刻蚀，去除过渡层 2010位于图形化的硬掩膜层202覆盖的区域以外的部分，形成图形化的过渡层201。形成 的图形，如图2E所示。
[0104] 示例性地，对过渡层2010进行刻蚀的工艺，可以选用干法刻蚀或湿法刻蚀工艺。
[0105] 其中，在本步骤中，在对过渡层2010进行图形化的过程中，图形化的光刻胶层203 也会被消耗掉（即同时被刻蚀去除)。形成的图形如图2E所示。
[0106] 经过步骤b3和b4,将图形化的光刻胶层203的图案转移到了过渡层2010以及硬 掩膜层2020之上。
[0107] 由于前边的步骤bl和b2保证了图形化的光刻胶层203具有良好的形貌，因此，可 以在步骤b3和b4中确保图形化的过渡层201以及图形化的硬掩膜层202具有良好的形貌。 并且，由于在对光刻胶层2030进行图形化时具有较宽的光刻工艺窗口，所以保证了在对硬 掩膜层2020和过渡层2010进行刻蚀时也具有较宽的工艺窗口，进而保证了后续工艺均具 有较宽的工艺窗口。
[0108] 在本发明实施例中，步骤b2至b4为对过渡层2010、硬掩膜层2020和光刻胶层 2030进行构图处理，形成离子注入掩膜的过程，本实施例并不对具体实现方式进行限定，只 要形成了包括图形化的过渡层和图形化的硬掩膜层的离子注入掩膜即可。
[0109] 步骤b5 :以图形化的硬掩膜层202和图形化的过渡层201为PM0S离子注入掩膜， 对前端器件200的PM0S区进行离子注入。如图2F所示。
[0110] 需要说明的是，在图2F中，向下的"箭头"用于示意离子注入工艺。并且，为了表 示简要，图2F以及后续相关附图中并未示出在前端器件200中形成的离子注入区。
[0111] 由于作为PM0S离子注入掩膜的图形化的硬掩膜层202和图形化的过渡层201具 有良好的形貌，因此，可以保证离子注入的效果，提高了半导体器件的良率。
[0112] 在本实施例中，并不对形成PM0S离子注入掩膜的方法进行限定，还可以采用除步 骤bl至b4所述方法之外的其他方法来形成PM0S离子注入掩膜。并且，在本发明中，形成 PM0S离子注入掩膜的方法，可以为普通构图工艺或者双重图形技术，在此并不进行限定。
[0113] 当然，在上述步骤中，在步骤b4之后还可以包括通过刻蚀去除图形化的硬掩膜层 202的步骤，而在步骤b5中仅以图形化的过渡层201为离子注入掩膜进行离子注入。
[0114] 步骤b6 :在前端器件200的上方形成介电材料层2040。介电材料层2040覆盖前 端器件200上被图形化的硬掩膜层202覆盖的区域，以及其他未被图形化的硬掩膜层202 覆盖的区域（即，PM0S离子注入区);也就是说，介电材料层2040覆盖整个前端器件200。形 成图形，如图2G所示。
[0115] 示例性地，形成介电材料层2040的方法，可以为在前端器件200的上方涂布一层 介电材料比如低k介电材料，作为介电材料层2040。
[0116] 其中，介电材料层2040可以为图2G所示的单层结构，也可为多层结构，在此并不 进行限定，本实施例以其为单层结构为例进行说明。在本实施例中，介电材料层2040的材 料可以为现有的各种介电材料，比如低k介电材料，优选为超低k介电材料。并且，在本实 施例中，选用的介电材料层2040的材料应具有良好的间隙填充能力，以保证完全填充PM0S 离子注入掩膜的图案之间的间隙。介电材料层2040的作用之一在于，对前端器件200的表 面进行平坦化。
[0117] 形成介电材料层2040的方法，可以为旋涂法。
[0118] 步骤b7 :去除介电材料层2040位于图形化的过渡层201上方的部分以及图形化 的硬掩膜层202。形成的图形，如图2H所示。
[0119] 也就是说，在去除所述介电材料层高于所述PM0S离子注入掩膜的部分（S卩，介电 材料层2040位于图形化的过渡层201上方的部分)之后，继续去除预定厚度的所述PM0S离 子注入掩膜（即PM0S离子注入掩膜中的图形化的硬掩膜层202)和预定厚度的所述介电材 料层（即，与图形化的硬掩膜层202厚度相同的介电材料层)。当然，在本实施例中，预定厚 度也可以大于或小于图形化的硬掩膜层202的厚度，关于预定厚度的具体数值，在此并不 进行限定。
[0120] 其中，经过步骤b7,介电材料层2040仅保留位于图形化的过渡层201内部的部分 (即，图形化的过渡层201的图案之间的部分)，该部分记作204 (可以称之为介电材料层被 保留的部分，或介电材料层剩余的部分)。如图2H所示。
[0121] 在本实施例中，完成步骤b7的具体方法可以为刻蚀或者化学机械抛光（CMP)。其 中，刻蚀可以采用干法刻蚀，具体地，对介电材料层2040以及其下方的图形化的硬掩膜层 202进行干法刻蚀，直至完全去除图形化的硬掩膜层202。在干法刻蚀时，可以不考虑介电 材料层2040和图形化的硬掩膜层202的选择比，选用刻蚀速率较快的刻蚀气体进行刻蚀即 可。
[0122] 步骤b8 :去除图形化的过渡层201 ;以介电材料层2040位于图形化的过渡层201 的图案之间的部分204 (S卩，介电材料层被保留的部分）作为NM0S离子注入掩膜，对前端器 件200的NM0S区进行离子注入。如图21所示。
[0123] 需要说明的是，在图21中，向下的"箭头"用于示意离子注入工艺。并且，为了简 要，图21中未示出前端器件200中形成的NM0S的离子注入区。
[0124] 其中，去除图形化的过渡层201的方法，可以为剥离法、灰化法、以及其他合适的 方法。并且，当通过灰化工艺去除图形化的过渡层201时，在灰化工艺之后，还可以包括对 前端器件200进行清洗(实际可以为一种湿法刻蚀)以去除灰化工艺产生的大分子残留物的 步骤。
[0125] 在本发明实施例中，由于NM0S离子注入掩膜实际上相当于恰好位于PM0S离子注 入掩膜的图案之间，因而可以避免传统的半导体器件的制造方法中存在的难以很好地控制 NM0S离子注入掩膜与PM0S离子注入掩膜的交叠关系的问题，可以保证NM0S区的离子注入 和PM0S区的离子注入均在合适的掩膜下进行，提高了制得的半导体器件的良率。
[0126] 步骤b9 :在前端器件200的NM0S区以及NM0S离子注入掩膜204的上方形成层间 介电层205。形成的图形，如图2J所示。
[0127] 其中，形成层间介电层205的方法，可以为旋涂法。层间介电层205的材料，可以 为任何现有的介电材料，比如，低k介电材料。优选的，其可以选用与介电材料层2040相同 的材料。进一步优选的，介电材料层2040与层间介电层205均为超低k介电材料。
[0128] 其中，NM0S离子注入掩膜204由于采用的为介电材料，其实际与层间介电层205共 同构成了广义的层间介电层。在本实施例中，采用保留NM0S离子注入掩膜204直接形成层 间介电层205的方案，相对于去除NM0S离子注入掩膜204之后再形成层间介电层，可以节 省材料和工艺时间，有利于降低成本。本领域的技术人员可以理解的是，在本实施例中，也 可以不采用步骤b9的方式形成层间介电层，而是采用传统方法，先去除NM0S离子注入掩膜 204,然后再形成层间介电层。
[0129] 至此，完成了本发明实施例的半导体器件的制造方法的介绍。当然，在本实施例 中，NM0S区和PM0S区的离子注入的先后顺序也可以根据实际需要进行调整(例如：先根据 与步骤bl至b5基本相同的方法完成NM0S区的离子注入，再根据与步骤b6至b9基本相同 的方法完成PM0S区的离子注入以及层间介电层的形成)，在此并不做限定。
[0130] 在本发明中，可以将进行离子注入的PM0S区（或进行离子注入的NM0S区）称为第 一离子注入区，进行离子注入的NM0S区(或进行离子注入的PM0S区)称为第二离子注入区； 相应地，将PM0S离子注入掩膜(或NM0S离子注入掩膜）称为第一离子注入掩膜，将NM0S离 子注入掩膜(或PM0S离子注入掩膜）称为第二离子注入掩膜。
[0131] 在本实施例中，该通过以填充于第一离子注入掩膜的图案之间的介电材料作为第 二离子注入掩膜完成对第二离子注入区的离子注入的方法，实际为一种自对准的离子注入 方法，有利于提高第二次离子注入的精度，保证离子注入质量。并且，该方法也在一定程度 上保证了更宽的工艺窗口。这一方法，可以用于任何需要分两次完成离子注入的工艺过程， 并且，尤其适用于鳍型场效应晶体管（FinFET)的离子注入过程。
[0132] 在本发明实施例中，形成PM0S离子注入掩膜的方法，也可以不采用上述的步骤bl 至b4的方法，而是采用其他方法形成，例如直接采用单层材料（比如光刻胶)形成PM0S离子 注入掩膜（即，第一离子注入掩膜)。关于其他的形成第一离子注入掩膜的方法，此处不再赘 述。如果采用这一方式形成第一离子注入掩膜(此处为PM0S离子注入掩膜)，则相应地，应 对后续步骤进行如下调整：
[0133] 步骤b5和步骤b6保持不变。
[0134] 步骤b7相应调整为：去除介电材料层高出第一离子注入掩膜的部分。
[0135] 步骤b8调整为：去除第一离子注入掩膜，以介电材料层位于第一离子注入掩膜的 图案之间的部分作为第二离子注入掩膜，对前端器件的第二离子注入区（NM0S区)进行离子 注入。
[0136] 步骤b9保持不变。
[0137] 本领域的技术人员可以理解，在不脱离本发明的设计思想的前提下，本实施例还 可以进行其他变形，此处不再一一进行赘述。
[0138] 本发明实施例的半导体器件的制造方法，通过采用在利用第一离子注入掩膜完成 第一离子注入区的离子注入之后，以填充于第一离子注入掩膜的图案之间的介电材料作为 第二离子注入掩膜完成对第二离子注入区的离子注入的方法（S卩，采用了自对准的离子注 入方法)，可以很好地控制第一离子注入掩膜与第二离子注入掩膜（比如NM0S离子注入掩膜 与PM0S离子注入掩膜)的交叠关系，使二者在位置上恰好相邻但不重叠，保证第一离子注入 区和第二离子注入区的离子注入均在位置合适的掩膜下进行，保证了离子注入的质量，进 而提1? 了半导体器件的良率。
[0139] 实施例二
[0140] 本发明实施例二也提供一种半导体器件的制造方法，其包括如下步骤：
[0141] 步骤cl :提供前端器件200,如图2A所示。在前端器件200上依次形成过渡层 2010、硬掩膜层2020和光刻胶层2030,形成的图形如图2B所示。
[0142] 步骤c2 :对光刻胶层2030进行构图形成图形化的光刻胶层203,其中，图形化的光 刻胶层203位于前端器件200的NM0S区的上方，以便后续利用该图形化的光刻胶层203形 成PM0S离子注入掩膜。形成的图形，如图2C所示。
[0143] 步骤c3 :以图形化的光刻胶层203为掩膜，对硬掩膜层2020进行刻蚀，去除硬掩 膜层2020位于图形化的光刻胶层2030覆盖的区域以外的部分，形成图形化的硬掩膜层 202。形成的图形，如图2D所示。
[0144] 步骤c4 :以图形化的硬掩膜层202为掩膜，对过渡层2010进行刻蚀，去除过渡层 2010位于图形化的硬掩膜层202覆盖的区域以外的部分，形成图形化的过渡层201。形成 的图形，如图2E所示。
[0145] 步骤c5 :以图形化的硬掩膜层202和图形化的过渡层201为PM0S离子注入掩膜， 对前端器件200的PM0S区进行离子注入。如图2F所示。
[0146] 其中，本实施例的步骤cl至步骤c5与实施例一的步骤bl至步骤b5相同，具体内 容可以参见实施例一以及附图2A至2F，此处不再赘述。当然，本发明实施例的步骤cl至c5 也可以如实施例一所述进行变形，比如也可以采用单层材料形成PM0S离子注入掩膜（即， 第一离子注入掩膜)，此处亦不再赘述。
[0147] 步骤c6 :在前端器件200的上方(具体地，指PM0S区和PM0S离子注入掩膜的上方） 依次形成第一接触孔刻蚀阻挡层（CESU2060和介电材料层2040。形成图形，如图3A所示。
[0148] 其中，第一接触孔刻蚀阻挡层2060,可以采用现有技术中任何适宜作为刻蚀阻挡 层的材料；形成第一接触孔刻蚀阻挡层2060的方法，可以为沉积法等。关于介电材料层 2040的材料、形成方法和作用，与实施例一相同，此处不再赘述。
[0149] 为便于描述，在本发明中，可以视为第一接触孔刻蚀阻挡层2060和介电材料层 2040共同构成了广义的介电材料层。此时，可以将广义的介电材料层简称为介电材料层，将 第一接触孔刻蚀阻挡层2060称为第一介电材料层，而将狭义的介电材料层（即，介电材料 层2040)称为第二介电材料层。也就是说，在本发明中，广义的介电材料层不仅可以为单层 结构，而且可以为两层甚至三层以上的介电材料组成的多层结构，并且，不同层的介电材料 可以相同也可以不同。从广义上来讲，本发明实施例与实施例一的不同之处之一在于，介电 材料层为双层结构而非单层结构。
[0150] 步骤c7 :去除第一接触孔刻蚀阻挡层（CESU2060和介电材料层2040位于图形化 的过渡层201上方的部分以及图形化的硬掩膜层202。形成的图形如图3B所示。
[0151] 经过步骤c7,第一接触孔刻蚀阻挡层（CESL)2060和介电材料层2040均仅保留位 于图形化的过渡层201的图案之间的部分，分别记作206和204,如图3B所示。
[0152] 其中，完成步骤c7的具体方法可以为刻蚀或者CMP。
[0153] 如果实施例二在前边的步骤采用单层材料（比如光刻胶)形成PM0S离子注入掩膜， 那么，在本步骤中，则相应变形为：去除第一接触孔刻蚀阻挡层（CESL) 2060和介电材料层 2040位于PM0S离子注入掩膜上方的部分。
[0154] 步骤c8 :去除图形化的过渡层201 ;以介电材料层2040位于图形化的过渡层201 的图案之间的部分204 (实际还包括第一接触孔刻蚀阻挡层2060位于图形化的过渡层201 的图案之间的部分206)作为NM0S离子注入掩膜，对前端器件200的NM0S区进行离子注入。 如图3C所示。
[0155] 需要说明的是，在图3C中，向下的"箭头"用于示意离子注入工艺。并且，为了简 要，图3C中未示出前端器件200中形成的NM0S的离子注入区。
[0156] 其中，去除图形化的过渡层201的方法，可以为剥离法、灰化法、以及其他合适的 方法。并且，当通过灰化工艺去除图形化的过渡层201时，在灰化工艺之后，还可以包括对 前端器件200进行湿法刻蚀以去除灰化工艺产生的大分子残留物的步骤。
[0157] 在本发明实施例中，由于NM0S离子注入掩膜实际上恰好位于PM0S离子注入掩膜 的图案之间，因而可以避免传统的半导体器件的制造方法中存在的难以很好地控制NM0S 离子注入掩膜与PM0S离子注入掩膜的交叠关系的问题，可以保证NM0S区的离子注入和 PM0S区的离子注入均在合适的掩膜下进行，提高了制得的半导体器件的良率。
[0158] 步骤c9 :在前端器件200的NM0S区以及NM0S离子注入掩膜204的上方依次形成 第二接触孔刻蚀阻挡层2070和层间介电层2050。形成的图形，如图3D所示。
[0159] 在本实施例中，有时候提及"NM0S区"实际指前端器件200上未被NM0S离子注入 掩膜所覆盖的区域，本步骤即为这一情况。并且，在本实施例中，NM0S离子注入区，有时也 被称为NM0S区。但是，本领域的技术人员可以理解，NM0S区仅为广义上的NM0S离子注入 区，实际上，在进行NM0S离子注入时，仅NM0S区的源极和漏极区域被进行离子注入。
[0160] 其中，形成层间介电层2050的方法，可以为旋涂法。层间介电层2050的材料，可 以为任何现有的介电材料，优选的，其可以选用与介电材料层2040相同的材料。进一步优 选的，介电材料层2040与层间介电层2050均为超低k介电材料。
[0161] 其中，第二接触孔刻蚀阻挡层2070的材料，可以为现有技术中的各种合适的材 料。其材料可以与第二接触孔刻蚀阻挡层2070相同，也可以不相同，优选的，二者材料相 同。形成第二接触孔刻蚀阻挡层2070的方法，可以为沉积法等。实际上，第一接触孔刻蚀 阻挡层2060和第二接触孔刻蚀阻挡层2070共同构成了现有技术中在通过刻蚀形成接触孔 时用于保护栅极及有源区免受损害的接触孔刻蚀阻挡层。
[0162] 在本发明实施例中，第二接触孔刻蚀阻挡层2070和层间介电层2050可以视为共 同构成了广义的层间介电层。其中，广义的层间介电层可以简称为层间介电层，第二接触孔 刻蚀阻挡层2070可以称为第一层间介电层，而狭义的层间介电层（即层间介电层2050)则 可以称为第二层间介电层。即，广义的层间介电层在本发明实施例中不仅可以为单层结构， 而且可以为两层或三层以上薄膜组成的多层结构。其中，各层所采用的材料可以相同也可 以不相同。
[0163] 步骤clO :去除第二接触孔刻蚀阻挡层2070和层间介电层2050高于NM0S离子注 入掩膜的部分，即去除第二刻蚀阻挡层2070和层间介电层2050位于介电材料层2040的剩 余部分204的上方的部分，形成的图形如图3E所示。经过该步骤，第二刻蚀阻挡层2070和 层间介电层2050剩余的部分分别记作207和205,如图3E所示。
[0164] 其中，在步骤clO中所采用的去除方法，可以为刻蚀或者化学机械抛光（CMP)。
[0165] 至此，完成了本发明实施例二的半导体器件的制造方法的关键步骤的介绍。本领 域的技术人员可以理解，在不脱离本发明的设计思想的前提下，本实施例也可以进行变形， 此处不再赘述。
[0166] 显然，由于基本设计思想相同，实施例二具有上述实施例一所具备的有益效果。 艮P，通过采用在利用第一离子注入掩膜完成第一离子注入区的离子注入之后，以填充于第 一离子注入掩膜的图案之间的介电材料作为第二离子注入掩膜完成对第二离子注入区的 离子注入的方法（即，采用了自对准的离子注入方法)，可以很好地控制第一离子注入掩膜 与第二离子注入掩膜的交叠关系，使二者在位置上恰好相邻但不重叠，保证第一离子注入 区和第二离子注入区的离子注入均在位置合适的掩膜下进行，进而保证离子注入的质量， 提1?半导体器件的良率。
[0167] 并且，由于实施例二是对实施例一进行的改进，增加了形成第一接触孔刻蚀阻挡 层2060和第二接触孔刻蚀阻挡层2070的步骤，最终保证在NM0S和PM0S的栅极和有源区 上方均形成了接触孔刻蚀阻挡层，因而有利于在后续形成接触孔时保护器件免受损伤，进 一步提1? 了半导体器件的良率。
[0168] 图4示出了本发明提出的半导体器件的制造方法的流程图，用于简要示出该制造 工艺的流程。该方法包括：
[0169] 步骤S101 :在前端器件上形成第一离子注入掩膜，对第一离子注入区进行离子注 入；
[0170] 步骤S102 :在所述第一离子注入掩膜的图案之间以及所述第一离子注入掩膜上 形成高于所述第一离子注入掩膜的介电材料层；
[0171] 步骤S103 :去除所述介电材料层高于所述第一离子注入掩膜的部分；
[0172] 步骤S104 :去除所述第一离子注入掩膜，以所述介电材料层被保留的部分作为第 二离子注入掩膜对第二离子注入区进行离子注入。
[0173] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤S101 :在前端器件上形成第一离子注入掩膜，对第一离子注入区进行离子注入； 步骤S102 :在所述第一离子注入掩膜的图案之间以及所述第一离子注入掩膜上形成 高于所述第一离子注入掩膜的介电材料层； 步骤S103 :去除所述介电材料层高于所述第一离子注入掩膜的部分； 步骤S104 :去除所述第一离子注入掩膜，以所述介电材料层被保留的部分作为第二离 子注入掩膜对第二离子注入区进行离子注入。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成 第一离子注入掩膜的方法为双重图形技术。
3. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述 第一离子注入掩膜包括：位于所述前端器件上的图形化的过渡层，以及位于所述图形化的 过渡层之上的图形化的硬掩膜层。
4. 如权利要求3所述的半导体器件的制造方法，其特征在于，所述图形化的过渡层的 材料为底部抗反射层材料。
5. 如权利要求3所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在前 端器件上形成第一离子注入掩膜的方法包括： 步骤sum :提供前端器件，在所述前端器件上依次形成过渡层、硬掩膜层和光刻胶 层； 步骤S1012 :对所述光刻胶层进行构图，形成位于所述前端器件的第一离子注入区之 外的区域的上方的图形化的光刻胶层； 步骤S1013 :以所述图形化的光刻胶层为掩膜对所述硬掩膜层进行刻蚀，去除所述硬 掩膜层位于所述图形化的光刻胶层覆盖的区域以外的部分，形成图形化的硬掩膜层； 步骤S1014 :以所述图形化的硬掩膜层为掩膜对所述过渡层进行刻蚀，去除所述过渡 层位于所述图形化的硬掩膜层覆盖的区域以外的部分，形成图形化的过渡层； 其中，所述图形化的硬掩膜层和图形化的过渡层共同构成第一离子注入掩膜。
6. 如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S1014中，在 对所述过渡层进行刻蚀的过程中，所述图形化的光刻胶层被刻蚀去除。
7. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 介电材料层为单层结构，其材料为超低k介电材料。
8. 如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，形成 所述介电材料层的方法为旋涂法。
9. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所采 用的去除方法为干法刻蚀或者化学机械抛光。
10. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103还包括： 在去除所述介电材料层高于所述第一离子注入掩膜的部分之后，继续去除预定厚度的所述 第一离子注入掩膜和预定厚度的所述介电材料层位于所述第一离子注入掩膜的图案之间 的部分。
11. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，去 除所述第一离子注入掩膜的步骤包括：通过灰化工艺去除所述第一离子注入掩膜。
12. 如权利要求11所述的半导体器件的制造方法，其特征在于，在所述步骤S104中， 去除所述第一离子注入掩膜的步骤还包括：在通过灰化工艺去除所述第一离子注入掩膜之 后，对所述前端器件进行清洗以去除灰化工艺的残留物。
13. 如权利要求3所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：通 过刻蚀工艺去除所述介电材料层高于所述图形化的过渡层的部分以及所述图形化的硬掩 膜层。
14. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所 述介电材料层包括第一介电材料层和位于其上的第二介电材料层，其中所述第一介电材料 层作为第一接触孔刻蚀阻挡层。
15. 如权利要求14所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，形 成所述介电材料层的方法包括： 步骤S1021 :在所述第一离子注入区和所述第一离子注入掩膜上沉积第一介电材料 层； 步骤S1022 :在所述第一介电材料层上旋涂第二介电材料层。
16. 如权利要求1至15任一项所述的半导体器件的制造方法，其特征在于，在所述步骤 S104之后还包括步骤S105 : 在所述第二离子注入掩膜和所述第二离子注入区的上方形成层间介电层。
17. 如权利要求16所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所 述层间介电层为单层结构，其材料为超低k介电材料。
18. 如权利要求16所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所 述层间介电层包括第一层间介电层和位于其上的第二层间介电层，其中所述第一层间介电 层作为第二接触孔刻蚀阻挡层。
19. 如权利要求18所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，形 成所述层间介电层的方法包括： 步骤S1051 :在所述第二离子注入区和所述第二离子注入掩膜上沉积第一层间介电 层； 步骤S1052 :在所述第一层间介电层上旋涂第二层间介电层。
20. 如权利要求19所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后 还包括步骤S106 : 去除所述第一层间介电层和所述第二层间介电层高于所述第二离子注入掩膜的部分。
21. 如权利要求20所述的半导体器件的制造方法，其特征在于，在所述步骤S106中所 采用的去除方法为干法刻蚀或者化学机械抛光。
【文档编号】H01L21/266GK104064450SQ201310088590
【公开日】2014年9月24日 申请日期:2013年3月19日 优先权日:2013年3月19日
【发明者】王冬江, 孟晓莹, 张海洋, 张翼英 申请人:中芯国际集成电路制造(上海)有限公司