具有金属接触件的iii-v族化合物半导体器件及其制造方法
【专利摘要】一种半导体器件包括半导体衬底；位于半导体衬底上方的包含至少第一III-V族半导体化合物的沟道层；位于沟道层的第一部分上方的栅极堆叠结构；位于沟道层的第二部分上方的包含至少第二III-V族半导体化合物的源极区和漏极区；以及位于S/D区上方的包含接触S/D区的第一金属化接触层的第一金属接触结构。第一金属化接触层包含至少一种金属-III-V族半导体化合物。本发明提供了具有金属接触件的III-V族化合物半导体器件及其制造方法。
【专利说明】具有金属接触件的111-V族化合物半导体器件及其制造方法
【技术领域】
[0001]本发明涉及II1-V族化合物半导体器件及其制造方法。
【背景技术】
[0002]随着互补金属氧化物半导体(CMOS)器件缩减至更小尺寸，正在考虑满足先进性能目标的新材料和新理念。
[0003]CMOS技术包括N型金属氧化物半导体(NMOS)和P型金属氧化物半导体(PMOS)。例如，金属氧化物半导体场效应晶体管(MOSFET)是用于放大或转换电子信号的晶体管。在NMOS和PMOS以及各种其他器件中高性能的一个方面是器件开关频率。制造接触件用于晶体管的栅电极以及源极和漏极区域。
[0004]II1-V族化合物半导体由于它们的高迁移率和低有效质量是用于将来的CMOS器件的潜在沟道材料。面临的一个挑战是降低源极/漏极(S/D)扩展结构中的电阻以在II1-V族半导体CMOS技术中使晶体管的性能最大化。
【发明内容】
[0005]为了解决上述技术问题，一方面，本发明提供了一种半导体器件，包括:半导体衬底；沟道层，包含至少第一 II1-V族半导体化合物，所述沟道层位于所述半导体衬底上方；栅极堆叠结构，位于所述沟道层的第一部分的上方；源极区和漏极区，位于所述沟道层的第二部分的上方，所述源极区和所述漏极区(S/D区)包含至少第二 II1-V族半导体化合物；以及第一金属接触结构，位于所述S/D区上方，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，该金属化接触层包含至少一种金属-πι-v族半导体化合物。
[0006]在所述的半导体器件中，所述第一金属化接触层部分地嵌入所述S/D区。
[0007]在所述的半导体器件中，所述第一金属化接触层中的至少一种金属-1I1-V族半导体化合物是由至少一种金属和所述S/D区中的所述至少第二 II1-V族半导体化合物组成的材料。
[0008]在所述的半导体器件中，所述S/D区还包含金属-1I1-V族半导体化合物。
[0009]在所述的半导体器件中，所述S/D区还包含金属-1I1-V族半导体化合物，其中，所述第一金属化接触层中的至少一种金属-1I1-V族半导体化合物和所述S/D区中的金属-1I1-V族半导体化合物是镍化物。
[0010]在所述的半导体器件中，所述第一金属接触结构还包括接触所述金属化接触层的扩散阻挡层和接触所述扩散阻挡层的金属塞。
[0011]所述的半导体器件还包括:沿着所述栅极堆叠结构的侧壁设置的间隔件，其中，所述S/D区是凹陷的，以使所述S/D区的一部分位于所述间隔件的底部高度之下。
[0012]所述的半导体器件还包括:位于所述栅极堆叠结构上方的第二金属接触结构，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层。[0013]所述的半导体器件还包括:位于所述栅极堆叠结构上方的第二金属接触结构，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层，其中，所述栅极堆叠结构是金属，并且所述第二金属化接触层设置在所述栅极结构的顶面上。
[0014]所述的半导体器件还包括:位于所述栅极堆叠结构上方的第二金属接触结构，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层，其中，所述栅极堆叠结构包含多晶硅，并且所述第二金属化接触层包含金属硅化物并且部分地嵌入所述栅极堆叠结构。
[0015]所述的半导体器件还包括:位于所述栅极堆叠结构上方的第二金属接触结构，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层，其中，所述第二金属接触结构还包括接触所述第二金属化接触层的扩散阻挡层和接触所述扩散阻挡层的金属塞。
[0016]另一方面，本发明提供了一种用于形成半导体器件的方法，包括:在半导体衬底上方提供包含至少一种II1-V族半导体化合物的沟道层；在所述沟道层的第一部分上方形成栅极堆叠结构；在所述沟道层的第二部分上方形成源极区和漏极区(S/D区)；以及在所述S/D区上方形成第一金属接触结构，其中，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，所述第一金属化接触层包含至少一种金属-πι-v族半导体化合物。
[0017]在所述的方法中，形成所述源极区和漏极区(S/D区)包括:在所述源极区和所述漏极区中形成具有II1-V族半导体化合物的金属化材料。
[0018]在所述的方法中，形成所述源极区和漏极区(S/D区)包括:在所述源极区和所述漏极区中形成具有II1-V族半导体化合物的金属化材料，其中，形成金属化材料包括:在所述沟道层的第二部分上方提供至少一种II1-V族半导体化合物；以及在所述源极区和所述漏极区中的II1-V族半导体化合物上沉积金属层，然后是对所述半导体器件进行退火的步骤。
[0019]在所述的方法中，在所述S/D区上方提供第一金属接触结构包括:形成接触所述S/D区的金属层；形成接触所述金属层的扩散阻挡层；以及提供接触所述扩散阻挡层的金属塞。
[0020]在所述的方法中，在所述S/D区上方提供第一金属接触结构包括通过退火步骤形成包含至少一种金属-1I1-V族半导体化合物的第一金属化接触层的步骤。
[0021]所述的方法还包括沿着所述栅极堆叠结构的侧壁形成间隔件。
[0022]所述的方法还包括沿着所述栅极堆叠结构的侧壁形成间隔件，其中，在所述沟道层的第二部分上方形成所述源极区和所述漏极区包括在所述间隔件的底部高度之下设置所述源极区的一部分和所述漏极区的一部分。
[0023]在所述的方法中，所述栅极堆叠结构包含金属或多晶硅。
[0024]在所述的方法中，形成所述第一金属接触结构包括:在所述栅极堆叠结构的顶面上形成金属层；形成接触所述金属层的扩散阻挡层；用金属塞填充所述扩散阻挡层；以及对所述半导体器件进行退火。
[0025]又一方面，本发明提供了一种半导体器件，包括:半导体衬底；沟道层，包含至少第一 II1-V族半导体化合物，所述沟道层位于所述半导体衬底上方；栅极堆叠结构，位于所述沟道层的第一部分的上方；源极区和漏极区，位于所述沟道层的第二部分的上方，所述源极区和所述漏极区(S/D区)包含至少第二 II1-V族半导体化合物；第一金属接触结构，位于所述S/D区上方，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，所述第一金属化接触层包含至少一种金属-πι-v族半导体化合物；以及第二金属接触结构，位于所述栅极堆叠结构上方，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层。
[0026]在所述的半导体器件中，所述栅极堆叠结构包含多晶硅，并且所述第二金属化接触层包含金属硅化物。
【专利附图】
【附图说明】
[0027]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据惯例，各种部件没有被按比例绘制。相反，为清楚起见，各种部件的尺寸可以被任意增大或减小。在整个说明书和附图中，相似的参考标号表示相似的部件。
[0028]图1A示出根据本发明的一些实施例的示例性II1-V族半导体CMOS器件的截面图。图1B是图1A虚线框所示部分的放大图，示出根据一些实施例的CMOS器件电阻的源极/漏极(S/D)区中的元件。
[0029]图2示出根据一些实施例的采用外延生长源极/漏极(S/D)区而不采用使源极/漏极(S/D)区凹陷的示例性CMOS器件的截面图。
[0030]图3示出根据一些实施例的采用使源极/漏极(S/D)区凹陷和外延再生长的示例性CMOS器件的截面图。
[0031]图4示出根据一些实施例不采用外延生长源极/漏极(S/D)区的示例性CMOS器件的截面图。
[0032]图5是示出根据一些实施例制造示例性CMOS器件的方法的流程图。
[0033]图6至图15示出根据一些实施例在制造示例性CMOS器件的方法的不同阶段的结构。
[0034]图6示出根据一些实施例在制造期间具有包含II1-V族半导体化合物的沟道层的示例性CMOS器件。
[0035]图7示出根据一些实施例在通过蚀刻使沟道层凹陷的步骤之后的图6的CMOS器件。
[0036]图8示出根据一些实施例在通过选择性外延生长设置S/D区之后的图7的CMOS器件的结构。
[0037]图9至图10示出根据一些实施例在S/D区中形成金属化金属半导体化合物材料的方法中的器件结构，该方法包括涂覆金属层，然后在升高的温度下退火。
[0038]图9示出根据一些实施例在用金属层涂覆之后的图8的CMOS器件的结构。
[0039]图10示出根据一些实施例在升高的温度下退火的步骤之后的图9的CMOS器件。
[0040]图11至图15示出根据一些实施例在S/D区上方形成第一金属接触结构和/或包括接触S/D区的第一金属化接触层的金属接触结构的工艺。
[0041]图11是根据一些实施例在图10的CMOS器件上沉积介电材料之后的结构的截面图。
[0042]图12示出根据一些实施例在蚀刻介电材料以在图11的CMOS器件上形成接触开口之后的结构。
[0043]图13示出根据一些实施例清洁图12的CMOS器件的接触开口的工艺。
[0044]图14示出根据一些实施例在设置接触S/D区和/或栅极堆叠结构的金属层、形成扩散层以及形成金属塞的步骤之后的图13的示例性CMOS器件。
[0045]图15示出根据一些实施例在升高的温度下退火的步骤之后的图14的示例性CMOS器件。
[0046]图16A和图16B示出根据一些实施例的在图14和图15的步骤之前和之后具有高电阻自然氧化物层的S/D区。
[0047]图17A和图17B示出根据一些实施例的在图14和图15的步骤之后，在第一金属接触件的侧壁上不具有多余的反应金属的S/D区。
[0048]图18A至图18B示出根据一些实施例的在图14和图15的步骤之前和之后的多晶硅栅极堆叠件。
【具体实施方式】
[0049]结合附图阅读示例性实施例的描述，所述附图被认为是整个书面说明书的一部分。在说明书中，相对术语诸如“下”、“上”、“水平的”、“垂直的”、“上方”、“下方”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为是指如随后所述的或者如论述中的附图所示的方位。这些相对术语是为了便于描述，并不要求在具体方位上构造或操作装置。除非另有明确描述，关于接合、连接等的术语(诸如“连接的”和“互连的”)是指其中一些结构直接或通过插入结构间接地固定或接合至另一些结构的关系以及两者都是可移动的或刚性的接合或关系。
[0050]II1-V族化合物半导体由于它们的高电子迁移率是用于将来的CMOS器件的潜在沟道材料。在II1-V族半导体CMOS器件中，面临的一些挑战包括降低源极/漏极扩展区中的电阻以及降低源极/漏极接触电阻。对于在高频下操作的器件，在金属互连结构与NMOS和PMOS晶体管的沟道之间提供低接触电阻。
[0051]在一些实施例中，提供了降低S/D扩展区中的外/外在电阻的II1-V族化合物半导体器件及其制造方法。半导体器件包括半导体衬底；位于半导体衬底上方的包含至少一种II1-V族半导体化合物的有源层，该有源层包括沟道；位于沟道层的第一部分上方的栅极堆叠区；在一些实施例中位于沟道层的第二部分中的栅极区的任一侧上的源极区和漏极区，其在沟道层的表面位置上方延伸；以及位于S/D区上方的第一金属接触结构。这种金属接触结构包括接触S/D区的包含至少一种金属-1I1-V族半导体化合物的第一金属化接触层。在一些实施例中，第一金属化接触层部分地或完全地嵌入S/D区。在一些实施例中，示例性II1-V族半导体器件包括位于栅极堆叠结构上方的包含第二金属化接触层的第二金属接触结构。在一些实施例中，第二金属化接触层包含金属硅化物并且部分地或完全地嵌入栅极堆叠结构。
[0052]在一些实施例中，一种用于形成这种半导体器件的方法包括:在半导体衬底上方提供包含至少一种πι-v族半导体化合物的沟道层；在沟道层的第一部分上方形成栅极堆叠结构；在沟道层的第二部分上方形成源极区和漏极区(S/D区)；以及在S/D区上方形成第一金属接触结构。第一金属接触结构包括接触S/D区的第一金属化接触层。第一金属化接触层包含至少一种金属-1I1-V族半导体化合物。在一些实施例中，形成金属化材料包括:在沟道层的第二部分上方提供至少一种II1-V族半导体化合物；以及在S/D区中的II1-V族半导体化合物上沉积金属层，然后实施对半导体器件进行退火的步骤。在一些实施例中，形成这种半导体器件的方法还包括在栅极堆叠结构上方形成包括第二金属化接触层的第二金属接触结构。在一些实施例中，第二金属化接触层包含金属硅化物并且部分地或完全地嵌入栅极堆叠结构。
[0053]在一些实施例中，一种半导体器件包括半导体衬底；位于半导体衬底上方的包含至少第一 II1-V族半导体化合物的沟道层；位于沟道层的第一部分上方的栅极堆叠结构；位于沟道层的第二部分上方的源极区和漏极区，源极和漏极(S/D)区包含至少第二 II1-V族半导体化合物；位于S/D区上方的包括接触S/D区的第一金属化接触层的第一金属接触结构；以及位于栅极堆叠结构上方的包括第二金属化接触层的第二金属接触结构。第一金属化接触层包含至少一种金属-πι-v族半导体化合物。
[0054]图1A示出根据一个实施例的示例性II1-V族半导体CMOS器件100的截面图。图1B是图1A中虚线框所示部分的放大图，示出根据一些实施例位于CMOS器件的源极/漏极(S/D)区中的元件。
[0055]如图1A所示，在衬底102上方形成CMOS器件100，在一些实施例中，衬底102是半导体衬底，诸如硅或硅锗或任何其他合适的半导体材料。如同在CMOS集成电路(IC)中一样，晶体管包括位于衬底102上方的浅沟槽隔离区或场氧化物隔离区104。隔离区104由氧化物或其他合适的绝缘材料制成。
[0056]在衬底102上方设置缓冲层106。在一个实施例中，缓冲层106是II1-V族化合物半导体，而在其他实施例中，可以使用其他合适的缓冲层。在一些实施例中，包含II1-V族半导体化合物的缓冲层由包含来自元素周期表IIIA族的材料(B、Al、Ga、In、Tl)和来自元素周期表VA族的材料(N、P、As、Sb、Bi)的材料组合制成。用于缓冲层106的材料的实例包括GaAs、InP、InAs和其他II1-V族材料。
[0057]在缓冲层106上方设置隔离层108。在一些实施例中，隔离层108是如上所述的II1-V族化合物半导体材料。在各个实施例中，各种合适的隔离材料包括但不限于CdTeSe、ZnSeTe, MgSeTe, InAlAs和AlAsSb，其用作隔离层108。在一些实施例中，隔离层108比沟道材料110具有更大的半导体带隙。在其他实施例中，隔离层108是掩埋介电材料。在一些其他实施例中，隔离层108和缓冲层106的晶格匹配适合于高质量外延生长沟道层110。
[0058]在隔离层108上方设置沟道层110。沟道层110和隔离层108被称为“有源层”。在一些实施例中，沟道层110是II1-V族半导体化合物或其他合适的材料。在各个实施例中，其至少是二元材料并且可以是三元材料。在一些其他实施例中，沟道层110共用与隔离层108和缓冲层106的晶格结构匹配的晶格结构，但沟道层110、隔离层108和缓冲层106具有不同的能带隙。在一些实施例中，沟道层110的材料类型决定晶格结构，并且基于沟道层110的晶格结构，选择隔离层108和缓冲层106的材料。例如，在一个实施例中，沟道层110是InAs，而隔离层108是AlAsSb，缓冲层106是InAs0
[0059]根据一些实施例，用于NMOS的沟道层110是InxGa(1_x)As，其中x > 0.7，然而在其他实施例中，可以使用其他合适的二元或三元NMOS沟道材料。根据其中用于NMOS的沟道层110是InxGa(1_x)As，并且x=1.0的一些实施例，NMOS沟道材料108是InAs。[0060]根据一些实施例，在一些实施例中，用于PMOS的沟道层110是InyGa(1_y)Sb，其中O< y < 1，然而在其他实施例中，可以使用各种其他合适的二元或三元材料。在一些实施例中，用于PMOS的沟道层110是InSb或GaSb。
[0061]在沟道层110的第一部分上方设置CMOS晶体管栅极堆叠结构120。栅极堆叠结构120包括在沟道材料110上方形成的栅电极和绝缘栅极介电层并且限定栅极区域。在一些实施例中，栅极介电层是高k介电材料，但在其他实施例中，可以使用其他合适的介电材料。栅电极由各种合适的栅极材料诸如金属、多晶硅、氮化钛或其他合适的半导体或金属材料形成。
[0062]为简明起见，“栅极堆叠件”还用于表示包括栅电极和栅极介电层的结构。在附图中，未示出“栅极堆叠件”120的详细结构。
[0063]沿着栅极堆叠件120的两个侧壁设置间隔件118。在一些实施例中，没有使用间隔件118。间隔件118可以由氧化物、氮化物、氮氧化物、它们的组合和其他合适的绝缘材料形成。
[0064]在沟道层的第二部分上方设置源极/漏极区114。在一些实施例中，源极/漏极区114由II1-V族半导体化合物或II1-V族半导体化合物的衍生物制成。在一些实施例中，用于源极/漏极区114的材料是II1-V族半导体化合物的金属化三元化合物，诸如镍化物化合物，诸如NiInP、NiInAs和NilnSb。这些仅是实例并且在其他实施例中，可以在源极/漏极区114中使用其他合适的三元镍化物材料或其他合适的金属半导体三元、四元或五元材料。在一些实施例中，当接触半导体材料时，金属-πι-v族半导体化合物是热力学稳定的。用于源极/漏极区114的材料是如上所述的低电阻材料并且可以具有约40至2000hms/sq范围内的电阻。制造II1-V族半导体材料和(一种或多种)金属的三元(或其他组合)化合物的组分及方法记载在相同发明人名下的美国专利申请号第13/414，437号中。
[0065]在一些实施例中，示例性器件包括接触沟道层的至少一部分的包含至少一种掺杂物的掺杂层，而在一些其他实施例中，不存在掺杂层。这种掺杂层在PMOS器件或NMOS器件中提供低外电阻。在一些实施例中，掺杂层位于沟道层110和S/D区114之间。在一些实施例中，半导体器件100是NMOS晶体管，而沟道层110是InxGa(1_x)As，其中x > 0.7。在一些实施例中，掺杂层中的掺杂物选自由硫和硅或在S/D金属半导体化合物中显示有限固溶度的任何其他合适的材料所组成的组。在一些实施例中，半导体器件100是PMOS晶体管，而沟道层110是InyGa(1_y)As，其中O < y < I。在一些实施例中，掺杂物是铍、锗、锡、碳或在S/D金属半导体化合物中显示有限固溶度的任何其他合适的材料。通过选自由单层掺杂工艺、原位掺杂工艺、注入工艺和它们的任意组合所组成的组中的工艺形成掺杂层。制造这种掺杂层的组分和方法记载在Richard Kenneth Oxland等人提出的名称为“II1-V COMPOUNDSEMICONDUCTOR DEVICE HAVING D0PANTLAYER AND METHOD OF MAKING THE SAME”的美国专利申请号第13/467，133号中。
[0066]如图1B所示，在一些实施例中，第一金属接触结构116包括金属层116-1、接触金属层116-1的扩散阻挡层116-2和接触扩散阻挡层116-2的金属塞116-3。金属层116-1的实例包括但不限于Ni和Pd。扩散阻挡层116-2的实例包括但不限于TiN。金属塞116-3的实例包括但不限于钨(W)。
[0067]第一金属接触结构116连接至源极/漏极区114，在各个实施例中，使用合适的低电阻率导电金属(诸如铜、铝或它们的合金或者各种其他金属)作为金属接触结构116。
[0068]在一些实施例中，位于S/D区114上方的第一金属接触结构116包括接触S/D区114的第一金属化接触层116-4。第一金属化接触层116-4包含至少一种金属-1I1-V族半导体化合物。在一些实施例中，第一金属化接触层116-4部分地或完全地嵌入S/D区。通过金属层116-1和S/D区114中的II1-V族半导体化合物之间的反应形成第一金属化接触层 116-4。
[0069]在一些实施例中，第一金属化接触层116-4是II1-V族半导体化合物的金属化三元化合物，诸如镍化物化合物，诸如Ni InP、Ni InAs和Ni InSb。这些仅是实例，在其他实施例中，可以使用其他合适的三元镍化物材料或其他合适的金属半导体三元、四元或五元材料。
[0070]在引入第一金属化接触层116-4的情况下，源极/漏极扩展区的电阻(Rrart)降低。在一些实施例中，在第一金属化接触层116-4和源极/漏极(S/D)区114的组合包含II1-V族半导体化合物的金属半导体化合物(诸如镍化物)的情况下，Rrait进一步减少。在以下方程式中，可以证明器件100的总电阻降低:
[0071]R,g,= R沟道+2X (Rs/d+R扩展区+Rca+Rc,2)
[0072]Rext = 2X (Rs/d+R扩展区+Rca+Rc,2)
[0073]其中:R总是器件100的总电阻；
[0074]Rs/d是源极/漏极区114的电阻；
[0075]R沟道是沟道层110的电阻；
[0076]Rinag是源极/漏极`区114和/或沟道层110位于间隔件118下方的部分的电阻；
[0077]Rca是金属接触结构116和源极/漏极区114之间的接触电阻；
[0078]Rcj2是源极/漏极区114和沟道层110之间的接触电阻。
[0079]在一些实施例中，第一金属化接触层116-4在第一金属接触结构116和S/D区114之间提供更高的导电性并且降低相应的电阻Ru。在一些其他实施例中，包含II1-V族半导体化合物的金属半导体化合物(诸如镍化物)的源极/漏极(S/D)区114进一步降低Rs/d和接触电阻!^,工和!?。，在一些实施例中，第一金属化接触层116-4和源极/漏极(S/D)区114都包含金属化三元化合物，并且降低Rext。
[0080]器件100的形状和尺寸以及图1A和图1B中的每一个部分都用于说明的目的，并且本文中示出的实例不是限制性的。例如，如图1A至图1B所示，在一些实施例中，源极/漏极区114是凹陷的。在一些实施例中，源极/漏极区114不是凹陷的。在“凹陷的”源极/漏极区中，在形成源极/漏极区114之前蚀刻沟道层110使得源极区或漏极区或者这两者的一部分在间隔件118的底部高度之下。在一些实施例中，通过选择性外延生长技术实施源极/漏极区114的再生长。在一些其他实施例中，在不使用外延生长技术的情况下，在凹陷之后设置源极/漏极区114。
[0081]在一些实施例中，示例性器件100包括位于栅极堆叠结构120上方的第二金属接触结构136 (在图1A中未示出)，该第二金属接触结构136包括第二金属接触层136-1、扩散阻挡层136-2和金属塞136-3。在图2至图3中示出包括第二金属化接触层136-1的第二金属接触结构136。在一些实施例中，第二金属化接触层136-1直接接触金属栅极堆叠件。在一些实施例中，第二金属化接触层136-1包含金属硅化物并且部分地或完全地嵌入栅极堆叠结构120。通过栅极堆叠结构120中的多晶硅和第二金属接触结构之间的反应形成硅化物。在图18A和图18B中描述了位于栅极堆叠件120上方的这种第二金属化接触层的详情。含硅化物的第二金属化接触层在图18B中标记为136-4。
[0082]图2示出根据一些实施例的采用外延生长而不采用使源极/漏极(S/D)区凹陷的示例性CMOS器件的截面图。在图2中，相似项用相似的参考标号表示，并且为简明起见，上面参照图1A和图1B所提供的结构说明不再进行重复。图2中的示例性器件200与图1A至图1B中的类似，除了源极/漏极区114不是凹陷的。在“未凹陷的”源极/漏极区中，在形成源极/漏极区114之前，不蚀刻沟道层110，从而使源极区或漏极区的任意部分都在间隔件118的底部高度之下。
[0083]图3示出根据一些实施例的采用使源极/漏极(S/D)区凹陷和外延再生长的示例性CMOS器件300的截面图。
[0084]图3中的器件与图1A中的类似。在一些实施例中，图1A是器件的截面图。在图3中示出的一些实施例中，源极/漏极区114是凹陷的。如上所述，在“凹陷的”源极/漏极区中，在形成源极/漏极区114之前，蚀刻沟道层110从而使源极区或漏极区或者这两者的一部分位于间隔件118的底部高度之下。
[0085]图4示出根据一些实施例不采用外延生长源极/漏极(S/D)区114的示例性CMOS器件400的截面图。在一些实施例中，如图4所示，S/D区114是凹陷的。如上所述，在“凹陷的”源极/漏极区114中，在形成源极/漏极区114之前，蚀刻沟道层110从而使源极区或漏极区或者这两者的一部分位于间隔件118的底部高度之下。
[0086]在一些实施例中，半导体器件400是NMOS晶体管。沟道层110是InxGa(1_x)As，其中x>0.7。源极/漏极(S/D)区114包含II1-V族半导体化合物的金属半导体化合物，诸如镍化物。源极/漏极(S/D)区114的实例包括但不限于NiInAs、NiInP和NilnSb。在源极/漏极区114上沉积镍或其他合适的金属，然后完全反应以形成金属化化合物。在一些实施例中，S/D区114包含选自由硫和硅所组成的组的掺杂物。在一些其他实施例中，S/D区114不包含这种掺杂物。
[0087]如图2至图4所示，示例性器件200-400还包括与位于S/D区114上方的第一金属接触件116类似或相同的第二金属接触件136。第二金属接触件136还包括第二金属化层136-1。在一些实施例中,第二金属化层136-1直接接触金属栅极堆叠件120。在一些实施例中，第二金属化接触层136-1包含金属硅化物并且部分地或完全地嵌入栅极堆叠结构120。
[0088]根据上述实施例，可以根据所述结构的不同组合，制造包括接触S/D区114的包含金属-1I1-V族半导体化合物的第一金属化接触层116-4的II1-V族化合物半导体器件。例如，器件可以是PMOS器件或NMOS器件中的任一种。源极/漏极(S/D)区114可以是凹陷的或不是凹陷的。当S/D区114是凹陷的，可以向S/D区114加入其它半导体材料。在一些实施例中，结合形成掺杂层和源极/漏极区的不同加工步骤进一步改变结构，如下所述。
[0089]图5是示出根据一些实施例制造示例性CMOS器件的方法的流程图500。在一些实施例中，使用步骤502、504或512，而在一些其他实施例中，未使用步骤502、504或512。图6至图15示出根据一些实施例在制造示例性CMOS器件的方法的不同阶段的结构。在衬底102上方形成隔离区104、缓冲层106、隔离层108、沟道层110、包括介电层的栅极堆叠件120和间隔件118的步骤未在相关附图中示出。在沟道层110的第一部分上方设置包括介电层和栅电极(未示出)的栅极堆叠结构120。沿着栅极堆叠结构120的侧壁设置间隔件118。
[0090]图6示出根据一些实施例的在制造期间具有包含II1-V族半导体化合物的沟道层110的示例性CMOS器件。
[0091]在一些实施例中使用步骤502，而在一些其他实施例中，未使用步骤502。在图5的步骤502中，使示例性CMOS器件中的沟道110位于S/D区114中的第二部分(110-2)凹陷。如图6所示，沟道层110的第一部分(110-1)指的是沟道层110的在其上设置栅极堆叠结构120的部分。第二部分(110-2)指的是形成S/D区114的部分。为简明起见，不再重复关于沟道层110的第一部分和第二部分的描述。在步骤502中，在形成源极/漏极(S/D)区114之前，采用加工技术蚀刻沟道层110的第二部分(110-2)，从而使随后形成的源极/漏极(S/D)区114的一部分位于间隔件118的底部高度之下。
[0092]图7示出根据一些实施例的在通过蚀刻使沟道110的第二部分110-2凹陷的步骤502之后的图6的CMOS器件。在一些实施例中，在完成使沟道110凹陷的该步骤时，结构如图7所示。
[0093]在一些实施例中，使用步骤504，而在一些其他实施例中，未使用步骤504。在图5的步骤504中，采用选择性外延生长技术生长图8的S/D区113。参考标号113和114分别用于描述在制造阶段期间和之后所形成的S/D区。在一些实施例中，该步骤在用于II1-V族半导体化合物的加工步骤之后进行。图7至图8示意性示出根据一个实施例的选择性外延生长源极/漏极(S/D)区113的方法。这一步骤的S/D区113包含II1-V族半导体化合物(但不包含任何金属)。根据一些实施例，通过外延生长形成的S/D区113具有约5-200nm的厚度并且在实施例中其是InAs。在其他实施例中，S/D区113由InGaAs、InP、InSb或其他合适的半导体材料形成。在一些实施例中，在源极/漏极区113中选择性外延生长II1-V族半导体期间，作为外延工艺的一部分将掺杂物引入生长层。在一些其他实施例中，在该外延工艺中不引入掺杂物。
[0094]图8示出根据一些实施例在通过选择性外延生长设置包含II1-V族半导体化合物的S/D区113之后的图7的CMOS器件的结构。
[0095]在图5的步骤506和508中，在S/D区113中，通过金属涂覆和退火形成金属化金属-1I1-V族半导体化合物，S/D区113转变成包含金属-1I1-V族半导体化合物的S/D区114。图9至图10示出根据一些实施例的用于在S/D区114中形成金属化金属半导体化合物材料的工艺中的结构，该工艺包括在步骤506涂覆金属层，然后在步骤508中，在升高的温度(例如，在250-500°C的范围内)进行退火。
[0096]在步骤506中，在包含II1-V族半导体化合物的S/D区113上沉积金属层210。图9示出根据一些实施例在用金属层涂覆的步骤506之后的图8的CMOS器件的结构。
[0097]在一些实施例中，用于金属层210的材料是镍，而在一些其他实施例中，该材料是其他合适的金属。举例来说，各种沉积方法，诸如溅射、蒸发或其他沉积(例如，化学汽相沉积CVD)方法可以用于形成包括镍的金属层210。可以使用各种厚度。在一些实施例中，金属层210(诸如镍)的厚度可以介于约5nm至约200nm的范围内。根据一些实施例，将形成具有足以与S/D区反应的厚度的金属层210。
[0098]在步骤508中，在升高的温度(诸如250_500°C范围内的温度)下对步骤506得到的金属层210涂覆结构进行退火以形成II1-V族半导体化合物的金属化金属半导体化合物材料。图10示出根据一些实施例在升高的温度下进行退火的步骤508之后的图9的CMOS器件。去除多余的金属。在这两步之后，包含II1-V族半导体化合物的S/D区113变成包含金属-1I1-V族半导体化合物的S/D区114。S/D区114中的材料是金属化三元、四元或五元材料。
[0099]在图5的步骤508之后，通过在高温(诸如250_500°C范围内的温度)下退火，在图10的CMOS器件中形成II1-V族半导体材料的金属半导体化合物，诸如镍化物。热退火引起反应以形成三元、四元或五元镍化物材料。退火操作可以是一步操作或多步操作。根据一个实施例，使用两步退火工艺，其中第一步是使得镍金属扩散到下面的半导体材料内的低温步骤，例如，在275-325?的温度范围内。根据一些实施例，在第一退火步骤之后，使用选择性蚀刻操作来去除未反应的镍。在一些其他实施例中未使用这样的选择性蚀刻操作。在更高的温度(例如，在325-450°C范围内)实施两步退火操作中的第二退火操作。在一些实施例中，第二退火操作形成具有如上所述的低电阻的热力学稳定的三元材料。
[0100]金属化金属半导体三元、四元或五元材料的实例包括但不限于镍化物。在一些实施例中，三元镍化物的实例包括NilnP、NiInAs和NilnSb。
[0101]返回参照图5，步骤510至步骤516示出根据一些实施例在S/D区114上方形成第一金属接触结构116和/或包括接触S/D区114的第一金属化接触层116-4的金属接触结构。根据一些实施例，图11至图15示出每一个步骤中的结构。
[0102]在步骤510中，在图10的半导体器件上方沉积介电材料126，然后进行蚀刻以在S/D区114和栅极堆叠件120上方形成接触开口 127。在一些实施例中，介电材料126是无空隙的层间电介质(ILDO)。介电材料126的实例包括但不限于二氧化娃。
[0103]图11是根据一些实 施例在图10的CMOS器件上沉积介电材料126之后的结构的截面图。
[0104]图12示出根据一些实施例在蚀刻介电材料126以在图11的CMOS器件上形成接触开口 127之后的结构。在一些实施例中，在S/D区114上方具有至少两个接触开口 127。在一些实施例中，在栅极堆叠件120上方形成至少一个接触开口 127。
[0105]步骤512是采用等离子体或其他合适的方法清洁接触开口的步骤。在一些实施例中使用步骤512，而在一些其他实施例中未使用步骤512。图13示出根据一些实施例清洁图12的CMOS器件的接触开口 127的工艺。在一些实施例中，清洁工艺包括在用等离子体128清洁之前的CMOS或II1-V族MOSFET加工过程中的任何湿法清洁步骤。在一些实施例中，等离子体清洁工艺以使位于图13的器件(包括S/D区114)的表面上的II1-V族半导体材料不暴露于反应元素(诸如氧)或者在第一金属层116-1沉积之前可能使表面质量降低的任何其他材料的方式进行。
[0106]在步骤514中，在S/D区114上方的接触开口 207内设置具有如图1B所述的包括116-1、116-2和116-3的三层结构的第一金属接触件116。金属接触结构116包括金属层116-1、接触金属层116-1的扩散阻挡层116-2、和接触扩散阻挡层116-2的金属塞116-3，如图1A和图1B所述。在一些实施例中，在栅极堆叠件120上方的接触开口 127内设置具有与如图2至图4所述的包括第二金属化接触层136-1、扩散阻挡层136-2和金属塞136-3的类似或相同的三层结构的第二金属接触件136。在一些实施例中，扩散阻挡层136-2与扩散阻挡层116-2相同，并且金属塞136-3与金属塞116-3相同。根据一些实施例，第二金属化接触层136-1与金属层116-1相同。
[0107]在步骤514中，对于每一个金属接触件116，首先采用金属沉积技术沉积金属层116-1。在一些实施例中，采用化学汽相沉积(CVD)工艺。在一些实施例中，各向异性、定向沉积技术用于限制金属层116-1在接触开口 127的侧壁上的沉积。然后采用金属沉积技术(诸如CVD)在金属层116-1上方沉积扩散阻挡层116-2,其是第二金属层。在一些实施例中，这种沉积以使金属层116-1的表面不暴露于任何反应元素(诸如氧)或在沉积扩散阻挡层116-2之前可能使表面质量降低的任何其他材料的方式进行。在沉积金属层116-1和扩散阻挡层116-2之后，然后采用金属沉积技术(诸如CVD)在扩散阻挡层116-2上方沉积金属塞116-3。在一些实施例中,这种沉积以使金属层116-1或116-2的表面不暴露于任何反应元素(诸如氧)或者在沉积金属塞116-3之前可能使表面质量降低的任何其他材料的方式进行。
[0108]在一些实施例中，采用上述分别用于金属层116-1、扩散阻挡层116-2和金属塞116-3的方法在栅极堆叠件120上方沉积第二金属接触结构136中的包括第二金属化接触层136-1、扩散阻挡层136-2和金属塞136-3的三层。
[0109]图14示出根据一些实施例在设置包括接触S/D区114的金属层116_1的第一金属接触件116和包括接触栅极堆叠件120的第二金属化接触层136-1的第二金属接触结构136的步骤之后的图13的示例性CMOS器件。
[0110]如图1A和图1B所不,第一金属接触结构116包括金属层116_1、接触金属层116-1的扩散阻挡层116-2和接触扩散阻挡层116-2的金属塞116-3。金属层116-1的实例包括但不限于Ni和Pd。扩散阻挡层116-2的实例包括但不限于TiN。金属塞116-3的实例包括但不限于钨(W)。在一些实施例中，位于栅极堆叠件120上方的第二金属接触件136也具有类似或相同的结构。
[0111]在一些实施例中，位于栅极堆叠件120上方的第二金属接触结构136包括第二金属化接触层136-1、接触第二金属化接触层136-1的扩散阻挡层136-2、和接触扩散阻挡层136-2的金属塞136-3。根据一些实施例,第二金属化接触层136-1是与金属层116-1相同的金属层。第二金属化接触层136-1的实例包括但不限于Ni和Pd。扩散阻挡层136-2的实例包括但不限于TiN。金属塞136-3的实例包括但不限于钨(W)。
[0112]在步骤516中，根据类似于步骤508的工艺，对结构进行退火。为简明起见，不再重复具体细节。
[0113]图15示出根据一些实施例在升高的温度(例如，在250_500°C范围内)下退火的步骤之后的图14的示例性CMOS器件。
[0114]在步骤516之后，位于S/D区114上方的第一金属接触结构116包括接触S/D区114的第一金属化接触层116-4。第一金属化接触层116-4包含至少一种金属-1I1-V族半导体化合物。在一些实施例中，第一金属化接触层116-4部分地或完全地嵌入S/D区。通过金属层116-1和S/D区114中的II1-V族半导体化合物之间的反应形成第一金属化接触层 116-4。
[0115]在一些实施例中，第一金属化接触层116-4是II1-V族半导体化合物的金属化三元化合物，诸如镍化物化合物，诸如NilnP、NiInAs和NilnSb。这些仅是实例，并且在其他实施例中，可以使用其他合适的三元镍化物材料或其他合适的金属半导体三元、四元或五元材料。
[0116]在一些实施例中，第二金属化接触层136-1与第一金属化接触层116-4类似，包含金属-1I1-V族半导体化合物。
[0117]在一些实施例中，S/D区中的II1-V族半导体化合物被氧化以形成具有高电阻的自然氧化物层。图16A和图16B示出根据一些实施例图14和图15的结构中的在步骤516之前以及之后的具有高电阻自然氧化物层115的S/D区114。在步骤514金属化工艺和步骤516退火工艺之后，在形成第一金属化接触层116-4期间，通过反应扩散分散II1-V族半导体的自然氧化物层115。接触S/D区114而无界面自然氧化物层的第一金属化接触层116-4在金属接触件116和S/D区114之间提供低电阻接触。
[0118]在一些实施例中，第一金属接触结构116在三层结构中的侧壁上不具有多余的反应金属层116-1。
[0119]图17A和图17B示出根据一些实施例的在图14和图15的步骤之后，在蚀刻后的接触开口的侧壁上不具有多余的反应金属(金属层116-1)的S/D区114。
[0120]图18A和图18B示出根据一些实施例分别对应图14和图15的结构在步骤516之前和之后的包含多晶硅的栅极堆叠件120。在一些实施例中，栅极堆叠件120包含多晶硅，而在一些其他实施例中，其不包含多晶硅。如图18A所示，位于栅极堆叠件120上方的第二金属接触件136具有如上所述的包括第二金属化接触层136-1、扩散阻挡层136-2和金属塞136-3的三层结构。在图5的退火步骤516之后，如图18B所示，第二金属化接触层136-1与栅极堆叠件120中的多晶硅反应以形成包含金属硅化物化合物的接触层136-4。这种含硅化物的第二金属化接触层标记为136-4。含硅化物的第二金属化接触层136-4中的金属硅化物化合物可以扩散到栅极堆叠件120内并且变成嵌入栅极堆叠件120。在一些实施例中，栅极堆叠件120仅包括金属电极(不包含任何多晶娃);整个金属接触件136位于栅极堆叠件120上方。
[0121]在各个实施例中，提供了降低S/D扩展区中的外/外在电阻和电阻的II1-V族化合物半导体器件及其制造方法。
[0122]在一些实施例中，一种半导体器件包括半导体衬底；位于半导体衬底上方的包含至少一种II1-V族半导体化合物的沟道层；位于沟道层的第一部分上方的栅极堆叠件；位于沟道层的第二部分上方的源极区和漏极区；以及位于S/D区上方的包括接触S/D区的第一金属化接触层的第一金属接触结构。位于沟道的第二部分上方的源极/漏极区包含至少一种第二 II1-V族半导体化合物。位于沟道的第二部分上方的第一金属接触结构中的第一金属化接触层包含至少一种金属-πι-v族半导体化合物。
[0123]在一些实施例中，这种第一金属化接触层部分地嵌入S/D区。在一些实施例中，第一金属化接触层中的至少一种金属-1I1-V族半导体化合物是由至少一种金属和S/D区中的至少第二 II1-V族半导体化合物组成的材料。在一些实施例中，S/D区还包含金属-1I1-V族半导体化合物。在一些实施例中，第一金属化接触层中的至少一种金属-1I1-V族半导体化合物和S/D区中的金属-1I1-V族半导体化合物是镍化物。
[0124]在一些实施例中，第一金属接触结构还包括接触金属化接触层的扩散阻挡层和接触扩散阻挡层的金属塞。[0125]在一些实施例中，半导体器件还包括沿着栅极堆叠件的侧壁设置的间隔件，其中S/D区是凹陷的以使S/D区的一部分位于间隔件的底部高度之下。在一些实施例中，半导体器件还包括位于栅极堆叠结构上方的第二金属接触结构。第二金属接触结构包括接触栅极堆叠结构的第二金属化接触层。在一些实施例中，栅极堆叠结构的栅电极是金属，并且第二金属化接触层设置在栅极结构的顶面上。在一些其他实施例中，栅极堆叠结构包含多晶硅，并且第二金属化接触层包含金属硅化物并且部分地嵌入栅极堆叠结构。在一些实施例中，第二金属接触结构还包括接触第二金属化接触层的扩散阻挡层和接触扩散阻挡层的金属塞。
[0126]在一些实施例中，一种用于形成半导体器件的方法包括:在半导体衬底上方提供包含至少一种II1-V族半导体化合物的沟道层；在沟道层的第一部分上方形成栅极堆叠结构；在沟道层的第二部分上方形成源极区和漏极区(S/D区)；以及在S/D区上方形成第一金属接触结构。第一金属接触结构包括接触S/D区的第一金属化接触层。第一金属化接触层包含至少一种金属-πι-v族半导体化合物。
[0127]在一些实施例中，形成源极区和漏极区(S/D区)包括在S/D区中形成具有II1-V族半导体化合物的金属化材料。在一些实施例中，形成金属化材料包括在沟道层的第二部分上方提供至少一种II1-V族半导体化合物；以及在S/D区中的II1-V族半导体化合物上沉积金属层，然后是对半导体器件进行退火的步骤。
[0128]在一些实施例中，在S/D区上方提供第一金属接触结构包括:形成接触S/D区的金属层；形成接触金属层的扩散阻挡层；以及提供接触扩散阻挡层的金属塞。
[0129]在一些实施例中，在S/D区上方提供第一金属接触结构包括通过退火步骤形成包含至少一种金属-1I1-V族半导体化合物的第一金属化接触层的步骤。
[0130]在一些实施例中，形成半导体器件的方法还包括沿着栅极堆叠件的侧壁形成间隔件。在一些实施例中，在沟道层的第二部分上方形成源极区和漏极区的步骤包括在间隔件的底部高度之下设置源极区的一部分和漏极区的一部分。
[0131]在一些实施例中，栅极堆叠结构包含金属或多晶硅。在一些实施例中，在形成半导体器件的方法中，形成第一金属接触结构包括:在栅极堆叠结构的顶面上形成金属层；形成接触金属层的扩散阻挡层；用金属塞填充扩散阻挡层；以及对半导体器件进行退火。
[0132]在一些实施例中，一种半导体器件包括半导体衬底；位于半导体衬底上方的包含至少第一 II1-V族半导体化合物的沟道层；位于沟道层的第一部分上方的栅极堆叠结构；位于沟道层的第二部分上方的源极区和漏极区，源极区和漏极区(S/D区)包含至少第二II1-V族半导体化合物；位于S/D区上方的包括接触S/D区的第一金属化接触层的第一金属接触结构；以及位于栅极堆叠结构上方的包含第二金属化接触层的第二金属接触结构。第一金属化接触层包含至少一种金属-πι-v族半导体化合物。在一些实施例中，第二金属化接触层直接接触栅极堆叠结构。在一些实施例中，位于栅极堆叠结构上方的第二金属接触结构中的第二金属化接触层包含金属硅化物。在一些实施例中，包含硅化物的第二金属化接触层部分地嵌入栅极堆叠结构。
[0133]尽管通过示例性实施例描述了本发明，但其不限于此。相反，所附权利要求应按广义进行解释，以包括本领域技术人员可以做出的其他变体和实施例。
【权利要求】
1.一种半导体器件，包括: 半导体衬底； 沟道层，包含至少第一 II1-V族半导体化合物，所述沟道层位于所述半导体衬底上方； 栅极堆叠结构，位于所述沟道层的第一部分的上方； 源极区和漏极区，位于所述沟道层的第二部分的上方，所述源极区和所述漏极区(S/D区)包含至少第二 II1-V族半导体化合物；以及 第一金属接触结构，位于所述S/D区上方，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，该金属化接触层包含至少一种金属-πι-v族半导体化合物。
2.根据权利要求1所述的半导体器件，其中，所述第一金属化接触层部分地嵌入所述S/D 区。
3.根据权利要求1所述的半导体器件，其中，所述第一金属化接触层中的至少一种金属-1I1-V族半导体化合物是由至少一种金属和所述S/D区中的所述至少第二 II1-V族半导体化合物组成的材料。
4.根据权利要求1所述的半导体器件，其中，所述S/D区还包含金属-1I1-V族半导体化合物。
5.根据权利要求1所述的半导体器件，其中，所述第一金属接触结构还包括接触所述金属化接触层的扩散阻挡层和接触所述扩散阻挡层的金属塞。
6.根据权利要求1所述的半导体器件，还包括沿着所述栅极堆叠结构的侧壁设置的间隔件，其中，所述S/D区是凹陷的，以使所述S/D区的一部分位于所述间隔件的底部高度之下。
7.根据权利要求1所述的半导体器件，还包括位于所述栅极堆叠结构上方的第二金属接触结构，所述第二金属接触结构包括接触所述栅极堆叠结构的第二金属化接触层。
8.一种用于形成半导体器件的方法，包括: 在半导体衬底上方提供包含至少一种πι-v族半导体化合物的沟道层； 在所述沟道层的第一部分上方形成栅极堆叠结构； 在所述沟道层的第二部分上方形成源极区和漏极区(S/D区)；以及在所述S/D区上方形成第一金属接触结构，其中，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，所述第一金属化接触层包含至少一种金属-1I1-V族半导体化合物。
9.根据权利要求8所述的方法，其中，形成所述第一金属接触结构包括: 在所述栅极堆叠结构的顶面上形成金属层； 形成接触所述金属层的扩散阻挡层； 用金属塞填充所述扩散阻挡层；以及 对所述半导体器件进行退火。
10.一种半导体器件，包括: 半导体衬底； 沟道层，包含至少第一 II1-V族半导体化合物，所述沟道层位于所述半导体衬底上方； 栅极堆叠结构，位于所述沟道层的第一部分的上方； 源极区和漏极区，位于所述沟道层的第二部分的上方，所述源极区和所述漏极区(S/D区)包含至少第二 II1-V族半导体化合物； 第一金属接触结构，位于所述S/D区上方，所述第一金属接触结构包括接触所述S/D区的第一金属化接触层，所述第一金属化接触层包含至少一种金属-πι-v族半导体化合物；以及 第二金属接触结构，位于所述栅极堆叠结构上方，所述第二金属接触结构包括接触所述栅极堆叠结构的第二 金属化接触层。
【文档编号】H01L27/092GK103531588SQ201310111054
【公开日】2014年1月22日 申请日期:2013年4月1日 优先权日:2012年7月6日
【发明者】查理德·肯尼斯·奥克斯兰德 申请人:台湾积体电路制造股份有限公司