用于半导体器件的多组分电介质的制作方法

用于半导体器件的多组分电介质的制作方法
【专利摘要】本发明公开了用于半导体器件的多组分电介质。本发明提供了一种制造半导体器件的方法，该方法包括通过在半导体衬底上形成层间介电（ILD）层的第一部分以及在ILD层的第一部分上形成ILD层的第二部分来形成多组分ILD层。第二部分可以比第一部分具有更高的硅含量。例如，第二部分可以是富含硅的氧化物。
【专利说明】用于半导体器件的多组分电介质
【技术领域】
[0001]本发明涉及半导体器件制造，更具体而言，涉及用于半导体器件的多组分电介质及其制造。
【背景技术】
[0002]半导体集成电路(IC)工业经历了快速增长。在IC发展的进程中，功能密度通常增大而部件尺寸却缩小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。然而，快速增长在维持和提高器件的性能方面呈现出挑战。工业上用于满足半导体器件的性能需求的一种方法是采用金属栅电极。形成工业上采用的金属栅电极的一种方法是后栅极或者替换栅极方法。替换栅极结构提供了多种益处，诸如提高了功函数材料稳定性、增强了对器件类型(例如，PM0S、NM0S)调整功函数金属的能力和减少了栅电极暴露于高温工艺。
[0003]然而，替换栅极方法也呈现挑战，由于其通常包括其他工艺模块，诸如化学机械抛光(CMP)和剥离除去用金属栅电极置换的伪栅极所需的工艺。这些工艺模块可以使周围的部件暴露于附加应力。例如，在栅极部件之间提供隔离的层间电介质(ILD)可能受到CMP和伪栅极去除工艺损伤，导致不想要的电介质损失。

【发明内容】

[0004]为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种制造半导体器件的方法，包括:在半导体衬底上形成层间介电(ILD)层的第一部分；以及在所述ILD层的第一部分上形成所述ILD层的第二部分，其中，所述第二部分比所述第一部分具有更高
的娃含量。
[0005]在所述的方法中，原位实施形成所述ILD层的第一部分和形成所述ILD层的第二部分。
[0006]在所述的方法中，形成所述ILD层的第一部分包括形成二氧化硅层。
[0007]在所述的方法中，形成所述ILD层的第二部分包括形成富含硅的二氧化硅层。
[0008]在所述的方法中，形成所述ILD层的第二部分包括形成富含硅的二氧化硅层，其中，在氧化硅层上直接形成所述富含硅的二氧化硅层。
[0009]所述的方法进一步包括:在形成所述ILD层的第一部分之前形成伪栅极结构，其中，邻近所述伪栅极结构形成所述ILD层的第一部分，并且，所述ILD层的第一部分的顶面位于所述伪栅极结构的顶面之下。
[0010]在所述的方法中，形成所述ILD层的第二部分包括形成富含硅的二氧化硅层非原位实施形成所述ILD层的第一部分和形成所述ILD层的第二部分。
[0011]根据本发明的另一方面，提供了一种制造半导体器件的方法，包括:在衬底上形成伪栅极结构；在所述伪栅极结构周围以及在所述伪栅极结构上形成介电层，其中形成所述介电层包括:形成第一层，其中所述第一层包括氧化硅；和在所述第一层上形成第二层，其中所述第二层是富含硅的氧化物材料。
[0012]在所述的方法中，在化学汽相沉积(CVD)室中原位实施形成所述第一层和所述第二层。
[0013]在所述的方法中，形成所述第二层包括形成SiOx层，其中X小于2。
[0014]在所述的方法中，形成所述第二层包括形成SiOx层，其中X介于约1.5和约1.6之间。
[0015]所述的方法进一步包括:在形成所述介电层之后，去除所述伪栅极结构。
[0016]所述的方法进一步包括:在形成所述介电层之后，去除所述伪栅极结构，其中，去除所述伪栅极结构去除了所述介电层的第二层的一部分。
[0017]所述的方法进一步包括:在形成所述介电层之后，平坦化所述介电层以露出所述伪栅电极的顶面，其中，所述平坦化去除了所述介电层的第二层的一部分而未去除所述介
电层的第一层。
[0018]在所述的方法中，在化学汽相沉积(CVD)室中非原位实施形成所述第一层和所述
第二层。
[0019]根据本发明的又一方面，提供了一种制造半导体器件的方法，包括:在衬底上形成伪栅极结构；在所述伪栅极结构周围以及在所述伪栅极结构上形成多区域介电层，其中，形成所述多区域介电层包括:形成第一介电层；以及在所述第一介电层上形成第二介电层，其中，所述第二介电层包括富含硅的氧化物、SiCNO、SiN、和它们的组合中的至少一种。
[0020]在所述的方法中，形成所述第一介电层包括形成具有去除速率与所述第二介电层的组分不同的组分的层。
[0021]在所述的方法中，形成所述第二介电层包括形成介于约45nm和约360nm之间的厚度。
[0022]所述的方法进一步包括:在形成所述多区域介电层之后去除所述伪栅极结构，其中去除所述伪栅极结构去除了所述第二介电层的一部分。
[0023]在所述的方法中，形成所述第一介电层包括使用O2与SiH4的比值为2.2的前体，以及形成所述第二介电层包括使用O2与SiH4的比值小于或等于约I的前体。
【专利附图】

【附图说明】
[0024]当结合附图阅读时，可以根据以下详细的描述更好地理解本发明的各方面。应该强调，根据工业中的标准实践，各种部件没有按比例绘制。事实上，为清楚论述起见，各种部件的尺寸可以被任意地增大或者减小。
[0025]图1是根据本发明的一个或多个方面的制造包括介电层的半导体器件的方法的一个实施例的流程图。
[0026]图2至图7示出根据图1的方法的一个或多个步骤制造的半导体器件的一个实施例的截面图。
【具体实施方式】
[0027]应该理解，为了实施本发明的不同部件，本发明提供了许多不同的实施例或实例。在下面描述了部件和布置的具体实例以简化本发明。当然，这些仅是实例而不用于限制。而且，在随后的说明书中第一部件形成于第二部件上方或上可以包括其中第一部件和第二部件以直接接触形成的实施例并且还可以包括其中可以形成插入第一部件和第二部件之间的额外的部件从而使得第一部件和第二部件可以不直接接触的实施例。为简明和清楚起见，各种部件可以以不同的尺寸任意地绘制。
[0028]图1中示出制造包括形成多组分或多区域介电层的半导体器件的方法。在一个实施例中，形成的介电层是层间介电(ILD)层，例如设置在衬底上用于在一个或多个部件(诸如栅极结构、接触件、互连线和通孔、和/或其他合适的部件)之间提供隔离。本发明的附图可以是针对在衬底的栅极结构之间形成的ILD层，通常被称为ILDO。ILDO可以用于在接触元件与衬底上形成的一个或多个部件(例如栅极、源极、漏极)之间提供隔离。然而，本领域普通技术人员将认识到其他介电层(包括其他ILD层，诸如多层互连(MLI)结构的ILD层)也可得益于本发明。(MLI结构可以提供具有两个或多个水平层(其具有通过垂直延伸的导电通孔或插塞连接的导电迹线)的结构。MLI结构可以连接半导体器件的一个或多个部件，举例来说，诸如使接合焊盘与晶体管栅极、源极或漏极连接。)图2、图3、图4、图5、图6和图7是根据图1的方法100的一个或多个步骤制造的示例性半导体器件或其部分的截面图。
[0029]还应该理解，除非权利要求中明确说明，本文所描述的后栅极或替换栅极方法是示例性实施例，而不打算用于限制。
[0030]方法100开始于框102，提供衬底。衬底包括半导体衬底。在一个实施例中，半导体衬底包括硅。可选地，衬底包括锗或者硅锗。在其他实施例中，衬底可以使用另一衬底材料，举例来说，诸如金刚石、碳化硅、砷化镓、GaAsP, AlInAs, AlGaAs, GalnP、它们的组合、和/或其他合适的半导体材料。衬底可以包括各种部件，诸如应变区、绝缘体上硅(SOI)技术、外延生长层、和/或其他合适的部件。参考图2的实例，提供了半导体衬底202。
[0031]半导体衬底还包括各种掺杂区，诸如通过合适的技术(诸如离子注入、扩散、退火、和/或其他合适的工艺)形成的η阱和P阱。在一个实施例中，衬底包括诸如浅沟槽隔离(STI)的多个隔离部件以限定用于制造图像传感器、各种晶体管和其他功能部件的各种区域。可以通过合适的技术形成浅沟槽隔离部件。例如，可以通过一组工艺来形成STI部件，该组工艺包括通过传统的光刻来图案化半导体层、通过等离子体蚀刻工艺来蚀刻半导体层以形成各种沟槽、以及通过化学汽相沉积(CVD)工艺用诸如氧化硅的介电材料来填充沟槽。参考图2的实例，示出了示例性的隔离部件(STI) 204。在一个实施例中，STI204介于衬底的各区域之间，每一个区域都包括不同类型的器件，例如nFET区和pFET区。
[0032]然后方法100进行到框104，在衬底上形成伪栅极结构。伪栅极结构可以包括各种层，诸如(一个或多个)界面层、(一个或多个)介电层、(一个或多个)伪栅电极层、(一个或多个)覆盖层、和/或其他合适的层。伪栅极结构的一个或多个层是牺牲层。参考图2的实例，在衬底202上设置伪栅极结构206。伪栅极结构206可以包括任意多个层，包括例如IL、(一个或多个)栅极介电层和(一个或多个)栅电极层。在一个实施例中，伪栅极结构的每一个层都是牺牲层。在另一个实施例中，可以在最终器件(例如栅极电介质)上保留一个或多个层，而上覆层是牺牲层(例如，栅电极)。在一个实施例中，伪栅极结构206可以包括形成在介电层上的多晶硅层。可以通过诸如CVD的适当的技术来形成多晶硅层。可以以各种方式(诸如通过使用图案化的掩模，接着进行蚀刻工艺)来实施图案化伪栅极结构的层。
[0033]在形成伪栅极结构之后，在半导体衬底中和/或在半导体衬底上形成源极区和漏极区。可以通过合适的工艺(诸如P型掺杂物(诸如硼)或η型掺杂物(诸如磷)的离子注入)来形成源极/漏极区。在一个实施例中，源极/漏极区包括外延生长区。在一个实施例中，源极和漏极包括轻掺杂漏极(LDD)部件和重掺杂源极和漏极(S/D)部件。在一个实施例中，在有源区中配置栅极堆叠件用于η型场效应晶体管(nFET)，并且源极和漏极的掺杂物是诸如磷或砷的η型掺杂物。在另一实施例中，在有源区中配置栅极堆叠件用于P型场效应晶体管(pFET)，并且源极和漏极的掺杂物是诸如硼或镓的P型掺杂物。
[0034]参考图2的实例，在衬底202上形成源极/漏极部件208。在本实施例中，在伪栅极结构206的侧壁上形成间隔元件210。间隔元件210可以包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。间隔元件210可以用于限定通过去除伪栅极结构206 (在下文中描述)所形成的沟槽的壁、限定包括LDD区的源极/漏极区208和/或其他合适的功能。在一个实施例中，通过一种离子注入形成LDD部件；在栅极结构的侧壁上形成栅极间隔件；然后通过另一种离子注入形成重掺杂S/D部件。之后实施用于激活的热退火工艺。
[0035]然后方法100进行到框106，在衬底上形成接触蚀刻终止层(CESL)。参考图2的实例，例如通过沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)),高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强 CVD (PECVD)JgSCVD (LPCVD)、原子层 CVD (ALCVD)、常压 CVD (APCVD)、镀、其他合适的方法、或者它们的组合)在衬底202上方形成CESL212。CESL可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合、和/或其他合适的材料。
[0036]然后方法100进行到框108，在衬底上形成ILD层的第一部分。例如通过沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD (APCVD)、其他合适的方法、或者它们的组合)在衬底上方形成ILD层的第一部分。ILD层的第一部分可以包括具有多种介电材料的多层结构。在一个实施例中，ILD层的第一部分是Si02。其他示例性的组分包括氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)Jg k介电材料、其他合适的介电材料、和/或它们的组合。示例性的低k介电材料包括氟硅酸盐玻璃(FSG)、碳掺杂氧化硅、黑金刚石*(应用材料公司，圣塔克拉拉，加利福尼亚)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB (双苯并环丁烯)、SiLK (陶氏化学公司，米兰德，密歇根)、聚酰亚胺、其他合适的材料、和/或它们的组合。
[0037]参考图3的实例，在衬底202上设置ILD层的第一部分302。在一个实施例中，第一部分302是氧化硅。然而，包括以上所述的组分的其他组分也是合适的。在一个实施例中，通过PE-CVD来形成ILD层的第一部分302。然而，包括以上所述的沉积方法的其他沉积方法也是合适的。
[0038]在一个实施例中，第一部分302没有延伸至伪栅极结构206的顶面。例如，ILD层的第一部分302的顶面与伪栅极结构206的顶面具有距离Hl。举例来说，在一个实施例中，Hl介于约5nm和约60nm之间。第一部分302具有厚度Tl。举例来说，在一个实施例中，Tl介于约30nm和60nm之间。在一个实施例中，厚度Tl是约45nm。厚度Tl可以依栅极高度和相邻的部件(例如，栅极结构)之间期望的隔离而定。在一个实施例中，通过PE-CVD来形成ILD层的第一部分302。
[0039]然后方法100进行到框110，在衬底上形成ILD层的第二部分。ILD层的第二部分可以是ILD层的顶部或者顶部区域(例如，ILD是第一部分和第二部分的总和)。可以在ILD层的第一部分上直接形成ILD层的第二部分。在一个实施例中，与ILD层的第一部分原位形成ILD层的第二部分。例如，可以在与第一部分相同的制造工具和/或室内形成第二部分。在另一实施例中，与ILD层的第一部分非原位(S卩，不在原位)形成ILD层的第二部分。非原位工艺包括在不同的工具或室中沉积。
[0040]ILD层的第二部分在组分上不同于ILD层的第一部分。具体而言，ILD层的第二部分包括具有不同于第一部分的去除速率的组分。可以通过化学机械抛光、湿蚀刻、和/或干蚀刻工艺来确定去除速率。ILD层的第二部分的去除速率(抛光速率，蚀刻速率)可以小于(例如，慢于)ILD层的第一部分的去除速率。
[0041]在一个实施例中，ILD层的第二部分包括富含硅的组分。在一个实施例中，ILD层的第二部分包括富含硅的氧化硅组分。例如，用于半导体制造的典型氧化硅具有SiO2相。富含硅的氧化物组分可以包括SiOx，其中X小于2。例如，在一个实施例中，X可以介于约I和约1.6之间。在一个实施例中，X可以介于约1.5和1.6之间。
[0042]在一个实施例中，ILD层的第二部分还包括SiCxNyOz或者可选地包括SiCxNy0z。在一个实施例中，ILD层的第二部分还包括氮化硅或者可选地包括氮化硅。在进一步的实施例中，ILD层的第二部分包括富含硅的氮化硅组分。例如，用于半导体制造的典型氮化硅具有Si3N4相，富含硅的氮化物组分可以包括Si3N4，其中X大于约3。在一个实施例中，ILD层的第二部分是硅，然而其他问题可能使得这种组分在某些方面(例如，隔离和/或加工问题)不太令人满意。在一个实施例中，ILD层的第二部分是上述组分的组合。
[0043]参考图4的实例，在ILD层的第一部分302上形成ILD层的第二部分402。ILD层的第二部分402具有厚度T2。在一个实施例中，厚度T2介于约45nm和约360nm之间。可以通过工艺和半导体器件的特征来确定厚度T2，从而使得ILD层的第二部分在后续的工艺(诸如CMP、湿蚀刻、干蚀刻)之后仍保留足够的厚度，同时在半导体器件的相邻部件之间保持充分的隔离。第一部分302和第二部分402形成ILDO层404。
[0044]如上所述，可以在原位形成ILD层的第一部分和第二部分。在一个实施例中，使用CVD工艺(例如ΡΕ-CVD)原位形成ILD层的第一部分和第二部分。在另一实施例中，例如使用CVD工艺(例如，ΡΕ-CVD)在不同的工具和/或室中非原位形成第一部分和第二部分。在一个实施例中，使用O2与SiH4的比值为约2.2的前体来形成ILD层的第一部分。在一个实施例中，使用O2与SiH4的比值在约I和2之间(例如，1.5、1.6)的前体来形成ILD层的第二部分。在一个实施例中，使用O2与SiH4的比值小于或等于I的前体来形成ILD层的第二部分。当权利要求中未明确指明时，这些组分仅是例举而不用于限制。
[0045]然后方法100进行到框112，可以平坦化ILD层。平坦化可以露出伪栅极结构的顶面。在一个实施例中，平坦化包括化学机械抛光(CMP)工艺。参考图5的实例，示出的平坦化表面502露出伪栅极结构206的顶面。减薄ILD层的第二部分402至厚度T3。T3小于图4的T2。在一个实施例中，T3可以介于约7nm和约IOnm之间。然而，可以提供T3的其他值从而在后续的工艺(诸如以下描述的去除伪栅极结构的蚀刻工艺)中为ILD层的第一区域提供足够的保护。[0046]然后方法100进行到框114，从衬底去除(例如，剥离)露出的伪栅极结构。可以使用合适的湿蚀刻和/或干蚀刻加工来去除伪栅极结构或者其部分。伪栅极结构的去除产生了沟槽(其内可以形成替换栅极)。去除可以包括选择性地对伪栅极结构的材料进行蚀刻。在一个实施例中，栅极替换工艺进一步包括蚀刻工艺之后的清洁工艺。在去除伪栅极的蚀刻工艺和/或清洁工艺期间，露出的ILD层可能发生材料损失。
[0047]参考图6的实例，通过蚀刻工艺选择性地去除伪栅极结构206，从而产生栅极沟槽604。伪栅极结构的去除可以包括伪栅电极层的去除、伪栅极介电层的去除、界面层的去除、和/或其他合适的层的去除。在去除伪栅极结构206期间，ILD层的第二部分402发生额外的材料损失(如区域602所示)。然而，应该注意，这种材料损失阻挡了不期望的ILD层302的第一部分的损失。在一个实施例中，减薄ILD层的第二部分402至厚度T4。T4小于图5的T3。在一个实施例中，T4可以是约lnm。然而，可以提供T4的其他值从而为ILD层的第一区域提供足够的保护。因而，在一个实施例中，在栅极替换工艺之前、期间和之后，ILD层的第一区域保持基本上不变的厚度(例如，第一部分没有通过平坦化、伪栅极结构去除等被去除)。
[0048]然后方法100进行到框116，在通过去除伪栅极结构形成的沟槽中形成栅极结构。在一个实施例中，栅极结构包括栅极电介质和金属栅电极。在一个实施例中，栅电极材料包括选择的具有用于相应的FET (诸如nFET或者pFET)的合适的功函数的金属材料，该金属材料分别又被称为η功函数金属(或η金属)或者P金属。例如，栅电极可以包括适合于形成功函数层的任何金属材料，诸如 TiN、TaN, ZrN, HfN, VN、NbN, CrN, MoN, WN、TiAl、TiAlN,它们的组合和/或其他合适的金属。可以通过ALD、物理汽相沉积(PVD或溅射)、化学汽相沉积(CVD )、或者其他合适的工艺来形成栅电极。
[0049]在一个实施例中，栅极结构包括栅极介电材料。在一个实施例中，栅极介电材料包括高k介电材料。高k介电材料包括介电常数大于热氧化硅的介电常数(其是约3.9)的介电材料。在一个实例中，高k介电材料包括氧化铪(HfO)。在各种实例中，高k介电材料包括金属氧化物、金属氮化物、或者它们的组合。在一个实例中，可以通过CVD、原子层沉积(ALD)、等离子体增强CVD (PECVD)、等离子体增强ALD (PEALD)、和/或其他合适的工艺来形成栅极介电材料。
[0050]栅极结构还可以包括界面层(IL)。在一个实例中，界面层包括通过诸如热氧化的合适的技术形成的氧化硅。可以通过诸如ALD或CVD的其他技术来形成界面层。在一个实例中，可以通过诸如化学氧化的湿法工艺来形成界面层。在沟槽中形成的栅极结构可以进一步包括其他合适的层，举例来说，诸如(一个或多个)覆盖层。
[0051]在后栅极或者先栅极替换栅极(RPG)工艺的可选的实施例中，伪栅极结构可以不被完全替换。例如，并不去除和替换原栅极堆叠件(伪栅极堆叠件)中的栅极介电材料或界面层。
[0052]参考图7的实例，在沟槽604中形成栅极结构702。栅极结构702可以包括IL、栅极介电层、功函数层、和/或包含如上所述的其他合适的层。在一个实施例中，栅极结构702包括调整用于PFET或nFET之一的栅电极组分。
[0053]方法100可以继续进行，从而可以进一步形成诸如接触件的其他电路部件。例如，形成多层互连(MLI)结构和分离MLI结构的介电层并配置适当的连接以形成期望的电路。MLI结构包括各种接触件、通孔和金属线。在一个实施例中，MLI可以包括诸如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或者它们的组合的导电材料，该导电材料也被称为铝互连件。可以通过包括物理汽相沉积(或溅射)、化学汽相沉积(CVD)、或者它们的组合的工艺来形成铝互连件。在实施例中，可以使用铜多层互连件，铜多层互连件包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或者它们的组合。可以通过诸如CVD、溅射、镀等技术或者其他合适的工艺来形成铜多层互连件。
[0054]总之，本文所公开的方法和器件实现了形成多区域或者多组分介电层，诸如具有不同组分的多个部分或区域的ILD层。在这种情况下，本发明的实施例提供了优于现有技术器件的数种优点。例如，同质介电层可能在伪栅极结构去除工艺期间遭受不想要的材料损失，该去除工艺包括CMP工艺，诸如上文参考框112所述的CMP工艺；和/或剥离工艺，诸如上文参考框114描述的剥离工艺。本发明的实施例实现了在后续的平坦化、湿蚀刻、和/或干蚀刻工艺期间减少或最小化ILD材料的损失。在一个实施例中，ILD层的顶部的蚀刻速率有效地降低了材料在这些工艺中的一个或多个工艺期间的蚀刻速率。同时，多区域介电层的实施例提供了一些优点，诸如在衬底上的元件之间提供了充分隔离。应该理解，本文所公开的不同的实施例提供了不同的公开内容，并且可以在不背离本发明的精神和范围内作出各种变化、替代或更改。但仅作为一个实例，本文所公开的一些实施例仅针对ILDO层。然而，其他介电层(包括其他ILD层)也可以得益于本发明。例如，面临后续的平坦化、湿蚀亥IJ、干蚀刻工艺的任何介电层都可以从具有较低的蚀刻速率和/或对平坦化工艺具有抵抗性的上层保护区的形成中受益。
[0055]因此，在本文所描述的一个实施例中，提供了一种制造半导体器件的方法，该方法包括在半导体衬底上形成层间介电(ILD)层的第一部分；以及在ILD层的第一部分上形成ILD层的第二部分。第二部分比第一部分具有更高的硅含量。
[0056]在一个实施例中，原位实施形成ILD层的第一部分和形成ILD层的第二部分。其他实施例非原位形成ILD层的各部分。在一个实施例中，ILD层的第一部分包括二氧化硅层。在一个实施例中，ILD层的第二部分包括富含硅的二氧化硅层，例如SiOx组分，其中X小于2。可以在氧化硅层(例如，ILD层的第一部分)上直接形成富含硅的二氧化硅层。
[0057]在实施例中，在形成ILD层的第一部分之前形成伪栅极结构，并且邻近伪栅极结构形成ILD层的第一部分。ILD层的第一部分的顶面可以位于伪栅极结构的顶面之下。
[0058]在本文所描述的制造半导体器件的方法的另一实施例中，在衬底上形成伪栅极结构。在伪栅极结构周围以及在伪栅极结构上形成介电层。介电层包括第一层(氧化硅)和与第一层原位形成的第二层，该第二层包括富含硅的氧化物材料。在另一实施例中，介电层包括第一层(氧化硅)和与第一层非原位形成的第二层，该第二层包括富含硅的氧化物材料。
[0059]在一个实施例中，在化学汽相沉积(CVD)室中实施形成第一层和第二层。在一个实施例中，第二层包括形成SiOx层，其中X小于2。例如，SiOx层可以具有介于约1.5和约
1.6之间的X。
[0060]在一些实施例中，在形成介电层之后，去除伪栅极结构。去除伪栅极结构可以去除介电层的第二层的一部分。
[0061]在一些实施例中，在形成介电层之后，平坦化介电层以露出伪栅电极的顶面。平坦化可以去除介电层的第二层而不去除介电层的第一层。[0062]在本文所描述的制造半导体器件的方法的另一实施例中，在衬底上形成伪栅极结构，并且在伪栅极结构周围以及在伪栅极结构上形成介电层。形成介电层包括形成第一介电层；以及在第一介电层上且与第一介电层原位形成第二介电层。其他实施例包括非原位形成第一介电层和第二介电层。第二介电层包括富含硅的氧化物、SiCNO、SiN、和它们的组合中的至少一种。
[0063]在一个实施例中，第一介电层包括形成具有去除速率(例如，CMP，蚀刻去除速率)与第二介电层不同的组分的层。在一个实施例中，第二介电层的厚度可以介于约45nm和约360nm之间。
[0064]在一个实施例中，在形成介电层之后去除伪栅极结构，并且去除伪栅极结构去除了第二介电层的一部分。在一个实施例中，例如在CVD室中，形成第一介电层包括使用O2与SiH4的比值为2.2的前体，以及形成第二介电层包括使用O2与SiH4的比值小于或等于约I的前体。
【权利要求】
1.一种制造半导体器件的方法，包括: 在半导体衬底上形成层间介电(ILD)层的第一部分；以及 在所述ILD层的第一部分上形成所述ILD层的第二部分，其中，所述第二部分比所述第一部分具有更高的娃含量。
2.根据权利要求1所述的方法，其中，原位实施形成所述ILD层的第一部分和形成所述ILD层的第二部分；或者，非原位实施形成所述ILD层的第一部分和形成所述ILD层的第二部分。
3.根据权利要求1所述的方法，其中，形成所述ILD层的第一部分包括形成二氧化硅层；或者 形成所述ILD层的第二部分包括形成富含硅的二氧化硅层。
4.根据权利要求3所述的方法，其中，在氧化硅层上直接形成所述富含硅的二氧化硅层。
5.根据权利要求1所述的方法，进一步包括: 在形成所述ILD层的第一部分之前形成伪栅极结构，其中，邻近所述伪栅极结构形成所述ILD层的第一部分，并且，所述ILD层的第一部分的顶面位于所述伪栅极结构的顶面之下。
6.一种制造半导体器件的方法，包括: 在衬底上形成伪栅极结构； 在所述伪栅极结构周围以及在所述伪栅极结构上形成介电层，其中形成所述介电层包括: 形成第一层，其中所述第一层包括氧化硅；以及 在所述第一层上形成第二层，其中所述第二层是富含硅的氧化物材料。
7.根据权利要求6所述的方法，其中，在化学汽相沉积(CVD)室中原位实施形成所述第一层和所述第二层；或者，在化学汽相沉积(CVD)室中非原位实施形成所述第一层和所述第二层。
8.根据权利要求6所述的方法，其中，形成所述第二层包括形成510!￡层，其中X小于2;或者形成所述第二层包括形成SiOx层，其中X介于约1.5和约1.6之间。
9.根据权利要求6所述的方法，进一步包括: 在形成所述介电层之后，去除所述伪栅极结构；或者 在形成所述介电层之后，平坦化所述介电层以露出所述伪栅电极的顶面，其中，所述平坦化去除了所述介电层的第二层的一部分而未去除所述介电层的第一层。
10.一种制造半导体器件的方法，包括: 在衬底上形成伪栅极结构； 在所述伪栅极结构周围以及在所述伪栅极结构上形成多区域介电层，其中，形成所述多区域介电层包括: 形成第一介电层；以及 在所述第一介电层上形成第二介电层，其中，所述第二介电层包括富含硅的氧化物、SiCNO、SiN、和它们的组合中的至少一种。
【文档编号】H01L21/316GK104008966SQ201310161150
【公开日】2014年8月27日 申请日期:2013年5月3日 优先权日:2013年2月21日
【发明者】刘书豪, 张君毅, 林明锋, 余胜文, 方子韦 申请人:台湾积体电路制造股份有限公司