半导体封装件及其制法
【专利摘要】一种半导体封装件及其制法，该半导体封装件的制法先于承载件形成开口，再形成多个导电迹线于该承载件上与开口中，接着将半导体组件设于该开口中，使该半导体组件电性连接该导电迹线，之后形成线路重布结构于该承载件与该开口上以电性连接该半导体组件。通过将半导体组件嵌埋于该承载件的开口中，以令该半导体组件定位于该开口中，所以于制作线路重布结构前不需进行模压工艺，因而能避免该半导体组件产生偏移。
【专利说明】半导体封装件及其制法
【技术领域】
[0001] 本发明涉及一种半导体封装件，尤指一种可防止于固晶时半导体组件偏移的嵌埋 半导体组件的半导体封装件及其制法。
【背景技术】
[0002] 随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满 足半导体封装件微型化（miniaturization)的封装需求，发展出晶圆级封装（Wafer Level Packaging, WLP)的技术。
[0003] 如图1A至图1D，其为现有晶圆级半导体封装件1的制法的剖面示意图。
[0004] 如图1A所示，形成一热化离型胶层（thermal release tape)ll于一承载件10上。
[0005] 接着，置放多个半导体组件12于该热化离型胶层11上，该些半导体组件12具有 相对的主动面12a与非主动面12b，各该主动面12a上均具有多个电极垫120,且各该主动 面12a粘着于该热化离型胶层11上。
[0006] 如图1B所示，以模压（molding)方式形成一封装胶体13于该热化离型胶层11上， 以包覆该半导体组件12。
[0007] 如图1C所示，进行烘烤工艺以硬化该封装胶体13,而同时该热化离型胶层11因受 热后会失去粘性，所以可一并移除该热化离型胶层11与该承载件10,以外露该半导体组件 12的主动面12a。
[0008] 如图ID所示，进行线路重布层（Redistribution layer, RDL)工艺，其形成一线路 重布结构14于该封装胶体13与该半导体组件12的主动面12a上，令该线路重布结构14 电性连接该半导体组件12的电极垫120。
[0009] 接着，形成一绝缘保护层15于该线路重布结构14上，且该绝缘保护层15外露该 线路重布结构14的部分表面，以供结合如焊球的导电组件16。
[0010] 然而，现有半导体封装件1的制法中，该热化离型胶层11具有挠性，且其热膨胀系 数（Coefficient of thermal expansion, CTE)与该封装胶体13注入封装用的模具时的胶 体流动所产生的侧推力，将一同影响该半导体芯片12固定的精度，也就是容易使半导体组 件12产生偏移，致使该半导体组件12未置于该热化离型胶层11的置放区B上，如图1D' 所示，且当该承载件10移除后会造成该封装胶体13翘曲（warpage)过大。故而，该线路重 布结构14与该半导体组件12的电极垫120间的对位将产生偏移，当该承载件10的尺寸越 大时，各该半导体组件12间的位置公差也随之加大，而当偏移公差过大时，将使该线路重 布结构14无法与该电极垫120连接，也就是对该线路重布结构14与该半导体组件12间的 电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
[0011] 此外，现有制法中，因需使用该热化离型胶层11，所以无法降低制造成本。
[0012] 因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
【发明内容】
[0013] 鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件及其 制法，能避免该半导体组件产生偏移。
[0014] 本发明的半导体封装件，其包括：承载件，其具有相对的第一表面与第二表面，且 形成有连通至该第一表面并具有底部的开口；多个导电迹线，其形成于该开口的底部、该开 口的侧壁与该承载件的第一表面上；第一半导体组件，其设于该开口中，该第一半导体组件 具有相对的第一主动面与第一非主动面，该主动面上具有多个第一电极垫，且该第一主动 面朝向该开口的底部，以令该些第一电极垫电性连接该导电迹线；第二半导体组件，其设于 该第一半导体组件上，该第二半导体组件具有相对的第二主动面与第二非主动面，该第二 主动面上具有多个第二电极垫，且该第二非主动面结合至该第一半导体组件的第一非主动 面上，以令该第二主动面及第二电极垫外露于该开口；以及线路重布结构，其形成于该承载 件的第一表面与该第二半导体组件的第二主动面上，而藉该线路重布结构电性连接该导电 迹线及该第二主动面上的第二电极垫。
[0015] 本发明还提供一种半导体封装件的制法，其包括：提供一具有相对的第一表面与 第二表面的承载件；形成连通至该承载件的第一表面的开口，该开口具有底部；形成多个 导电迹线于该承载件的第一表面、该开口的底部与该开口的侧壁上；设置第一半导体组件 于该开口中，该第一半导体组件具有相对的第一主动面与第一非主动面，该主动面上具有 多个第一电极垫，且该第一主动面朝向该开口的底部，并令该些第一电极垫电性连接该导 电迹线；设置第二半导体组件于该第一半导体组件上，该第二半导体组件具有相对的第二 主动面与第二非主动面，该第二主动面上具有多个第二电极垫，且该第二非主动面接合至 该第一半导体组件的第一非主动面上，而令该第二主动面及第二电极垫外露于该开口；以 及形成线路重布结构于该承载件的第一表面与该第二半导体组件的第二主动面上，以藉该 线路重布结构电性连接该导电迹线及该些第二电极垫。
[0016] 前述的半导体封装件及其制法中，该承载件为半导体基板或玻璃基板。
[0017] 前述的半导体封装件及其制法中，该开口具有连通的第一容置空间与第二容置空 间，该第一容置空间由该底部及与该底部邻接的开口的侧壁所构成，以收纳该第一半导体 组件，例如，该第一容置空间的容积小于或等于该第二容置空间的容积。
[0018] 前述的半导体封装件及其制法中，该开口的侧壁呈阶梯状。
[0019] 前述的半导体封装件及其制法中，该第一半导体组件的宽度小于或等于该第二半 导体组件的宽度。
[0020] 前述的半导体封装件及其制法中，该承载件还具有导电孔部，其由该承载件的第 二表面延伸至该开口的底部，以令该导电孔部电性连接该第一半导体组件。例如，形成该导 电孔部的工艺包括：形成通孔于该开口的底部上；以及于形成该导电迹线时，形成该导电 孔部于该通孔中。
[0021] 依上述，该第一半导体组件以导电组件电性连接该导电孔部。例如，薄化该承载件 的第二表面，使该些导电孔部外露于该承载件的第二表面；或者，该通孔连通该承载件的第 二表面与该开口的底部，使该些导电孔部外露于该承载件的第二表面。
[0022] 另外，依上述，本发明还包括结合电子组件于该承载件的第二表面上，且该电子组 件电性连接该导电孔部。
[0023] 由上可知，本发明的半导体封装件及其制法，通过将该第一与第二半导体组件嵌 埋于该承载件的开口中，以令该第一与第二半导体组件定位于该开口中，所以相比于现有 技术，本发明不需使用现有热化离型胶层，且不需进行模压工艺，因而能避免该第一与第二 半导体组件产生偏移。因此，于量产时，当该承载件的尺寸越大时，该第二半导体组件间的 位置公差不会随之加大，所以于制作该线路重布结构时，其与该第二半导体组件间的电性 连接能有效对接，因而能提商良率及提升广品可罪度。
[0024] 此外，本发明的承载件为硬质材，也就是未经加热即已硬化，所以相比于现有技 术，本发明不需进行加热工艺，因而能避免该承载件翘曲过大。
[0025] 另外，相比于现有热化离型胶层，该承载件为半导体基板或玻璃基板，因而极易制 作，所以能大幅降低制造成本。
【专利附图】
【附图说明】
[0026] 图1A至图1D为现有半导体封装件的制法的剖视示意图；其中，图1D'为图1C的 上视图；
[0027] 图2A至图2F为本发明的半导体封装件的制法的第一实施例的剖视示意图；以及
[0028] 图3A至图3F为本发明的半导体封装件的制法的第二实施例的剖视示意图；其中， 图3A'及图3B'为图3A及图3B的另一实施例。
[0029] 符号说明
[0030] 1，2, 3 半导体封装件
[0031] 10 承载件
[0032] 11 热化离型胶层
[0033] 12 半导体组件
[0034] 12a 主动面
[0035] 12b 非主动面
[0036] 120 电极垫
[0037] 13 封装胶体
[0038] 14, 24 线路重布结构
[0039] 15, 25 绝缘保护层
[0040] 16, 26, 31 导电组件
[0041] 20 承载件
[0042] 20a 第一表面
[0043] 20b, 20b' 第二表面
[0044] 200 开口
[0045] 200a 底部
[0046] 200b 侧壁
[0047] 201 第一容置空间
[0048] 202 第二容置空间
[0049] 21 第一半导体组件
[0050] 21a 第一主动面
[0051] 21b 第一非主动面
[0052] 210 第一电极垫
[0053] 22 第二半导体组件
[0054] 22a 第二主动面
[0055] 22b 第二非主动面
[0056] 220 第二电极垫
[0057] 23 导电迹线
[0058] 240 介电层
[0059] 241 线路层
[0060] 242 导电盲孔
[0061] 243 电性接触垫
[0062] 250 开孔
[0063] 27 粘着层
[0064] 30 导电孔部
[0065] 300,300' 通孔
[0066] 32 电子组件
[0067] B 置放区
[0068] D, R, T, W 宽度
[0069] S 切割路径。
【具体实施方式】
[0070] 以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明 书所揭示的内容轻易地了解本发明的其它优点及功效。
[0071] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭 示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所 以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发 明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的 范围内。同时，本说明书中所引用的如"上"、"第一"、"第二"及"一"等用语，也仅为便于叙 述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技 术内容下，当也视为本发明可实施的范畴。
[0072] 图2A至图2F为本发明的半导体封装件2的制法的第一实施例的剖面示意图。本 发明的封装件工艺可采用整版面（Panel)工艺或晶圆级封装（Wafer Level Package)工艺。
[0073] 如图2A所示，提供一具有相对的第一表面20a与第二表面20b的承载件20,且形 成多个连通至该承载件20的第一表面20a的开口 200,各该开口 200具有一底部200a。
[0074] 于本实施例中，该承载件20为如晶圆、硅板的半导体基板或玻璃基板，其中，该晶 圆的材质可为碳化娃（SiC)、非晶娃（amorphos Si)、砷化镓（GaAs)、氧化错（A1203)。
[0075] 此外，该开口 200具有连通的一第一容置空间201与一第二容置空间202,且该第 一容置空间201由该底部200a及与该底部200a邻接的侧壁200b所构成。
[0076] 又，该开口 200的侧壁200b呈阶梯状，例如，图2A所示的垂直式阶梯或呈非垂直 状阶梯（图未示)，且该第一容置空间201的容积(或宽度W)小于该第二容置空间202的容积 (或宽度T)。因此，本发明可利用黄光工艺及蚀刻（干式或湿式）制作阶梯状的开口 200。 [0077] 另外，于其它实施例中，该第一容置空间201的容积(或宽度W)可等于该第二容置 空间202的容积(或宽度T)，致使该开口 200的侧壁200b呈垂直平面。
[0078] 如图2B所示，形成多个导电迹线23于该承载件20的第一表面20a上，并由该开 口 200的底部200a经该开口 200的侧壁200b延伸至该承载件20的第一表面20a上。
[0079] 于本实施例中，利用黄光工艺制作图案化导电迹线23。
[0080] 如图2C所示，设置一第一半导体组件21于该开口 200中，也就是该第一容置空间 201收纳该第一半导体组件21。
[0081] 于本实施例中，该第一半导体组件21具有相对的一第一主动面21a与一第一非主 动面2lb,该第一主动面21a上具有多个第一电极垫210,且该第一主动面21a朝向该开口 200的底部200a，且令该些第一电极垫210接触且电性连接该开口 200的底部200a上的导 电迹线23。
[0082] 如图2D所示，通过粘着层27以将一第二半导体组件22堆栈于该第一半导体组件 21上，该第二半导体组件22具有相对的一第二主动面22a与一第二非主动面22b，该第二 主动面22a上具有多个第二电极垫220,且该第二非主动面22b接合至该第一半导体组件 21的第一非主动面21b上，而令该第二主动面22a及第二电极垫220与该第一表面20a同 侧并外露于该开口 200。
[0083] 于本实施例中，该第二容置空间202收纳该第二半导体组件22。
[0084] 此外，该第一半导体组件21的平面尺寸（即水平面方向的尺寸，如宽度D)小于或 等于该第二半导体组件22的平面尺寸（即宽度R)。
[0085] 又，于其它实施例中，该第一半导体组件21的平面尺寸（即水平面方向的尺寸，如 宽度D)可等于该第二半导体组件22的平面尺寸（即宽度R)。
[0086] 另外，于其它实施例中，该第二半导体组件22的数量可依需求设计为多个。
[0087] 如图2E所示，进行线路重布层（RDL)工艺，形成一线路重布结构24于该承载件20 的第一表面20a与该第二半导体组件22的第二主动面22a上，以藉该线路重布结构24电 性连接该导电迹线23及该些第二电极垫220。
[0088] 于本实施例中，该线路重布结构24包含多个介电层240、形成于各该介电层240上 的多个线路层241、及形成于该介电层240中的多个导电盲孔242,且该线路层241通过该 些导电盲孔242电性连接该承载件20的第一表面20a上的导电迹线23及该第二半导体组 件22的第二电极垫220。
[0089] 此外，最外层的该线路层241具有多个电性接触垫243,且形成一绝缘保护层25于 该线路重布结构24上，该绝缘保护层25具有外露该些电性接触垫243的多个开孔250,以 于各该开孔250处形成如焊球的导电组件26,以供电性连接该些电性接触垫243与外部组 件（图未示)。
[0090] 又，该第二半导体组件22可通过该线路层241与导电盲孔242电性连接该导电迹 线23。
[0091] 如图2F所示，进行切单工艺，其沿如图2E所示的切割路径S进行切割，以制作多 个半导体封装件2。
[0092] 本发明的制法中，其通过将该第一与第二半导体组件21，22嵌埋于该承载件20的 开口 200中，以令该第一与第二半导体组件21，22定位于该开口 200中，所以本发明不需使 用现有热化离型胶层，且不需进行模压工艺，因而可避免热膨胀系数及封装胶体所产生的 侧推力等的影响，致能避免该第一与第二半导体组件21，22产生偏移。因此，当该承载件20 的尺寸越大时，各该第二半导体组件22间的位置公差不会随之加大，所以可精确控制该第 二半导体组件22的精度，以于制作该线路重布结构24时，该导电盲孔242与该第二半导体 组件22间的电性连接能有效对接，而能提高良率及提升产品可靠度。
[0093] 此外，本发明的承载件20为硬质材，也就是未经加热即已硬化，所以本发明的制 法不需进行加热工艺，因而能避免该承载件20翘曲（warpage)过大。
[0094] 另外，于本发明的制法中，该承载件20为半导体基板或玻璃基板，因而极易制作， 所以无需使用现有特制的热化离型胶层，从而能大幅降低制造成本。
[0095] 图3A至图3F为本发明的半导体封装件3的制法的第二实施例的剖面示意图。本 实施例与第一实施例的差异在于增设导电孔部30,其它结构与工艺大致相同。
[0096] 如图3A所示，形成该开口 200后，以激光钻孔方式形成通孔300于该开口 200的 底部200a上。
[0097] 于本实施例中，该通孔300未延伸至该承载件20的第二表面20b，但于其它实施 例中，如图3A'所示，该通孔300'可连通该承载件20的第二表面20b与开口 200的底部 200a。
[0098] 如图3B所示，接续图3A的工艺，于形成该导电迹线23时，形成如铜的金属材质的 导电孔部30于该通孔300中。
[0099] 于本实施例中，因该通孔300的深度不深，所以可采用一次图案化的方式，也就是 同时图案化电镀形成该导电迹线23与导电孔部30。
[0100] 此外，有关电镀的方式繁多，例如导电层（seed layer)与光阻的应用，并无特别限 制。
[0101] 又，当该通孔300'的深度较深时，如图3A'及图3B'所示，可采用两次图案化的 方式，也就是先进行第一次图案化工艺，以形成该导电孔部30,待移除第一次图案化工艺的 耗材，如导电层（图略）与光阻（图略)，再形成第二次图案化工艺的耗材，以形成该导电迹线 23〇
[0102] 另外，有关图案化工艺的方式繁多，例如沉积、蚀刻等方式，并不限于上述电镀方 式。
[0103] 如图3C所示，设置第一半导体组件21与第二半导体组件22,且令该导电孔部30 电性连接该第一半导体组件21的第一电极垫210。
[0104] 于本实施例中，该第一半导体组件21的部分第一电极垫210以如金属块的导电组 件31电性连接该导电孔部30,且该第一半导体组件21的部分第一电极垫210电性连接该 导电迹线23。
[0105] 如图3D所示，形成该线路重布结构24、绝缘保护层25及导电组件26。
[0106] 如图3E所示，薄化该承载件20的第二表面20b'，使该些导电孔部30外露于该承 载件20的第二表面20b'。
[0107] 若接续图3A'所示的工艺，因该通孔300'连通该承载件20的第二表面20b，使该 些导电孔部30于成形时已外露于该承载件20的第二表面20b，所以薄化工艺可视需求而 定。
[0108] 如图3F所示，结合多个电子组件32于该承载件20的第二表面20b上，且该电子 组件32电性连接该导电孔部30的外露表面。之后，进行切单工艺，沿如图3E所示的切割 路径S进行切割，以制作多个半导体封装件3。也可先切割，再结合该电子组件32。
[0109] 于本实施例中，该电子组件32例如封装件、芯片、被动组件等，并无特别限制。
[0110] 此外，该电子组件32以底胶固定于该承载件20的第二表面20b'上，也可使用模 压工艺进行固定。
[0111] 另外，有关该导电孔部30的工艺步骤不限于上述，例如，可于图2E的工艺后，再形 成该通孔300与该导电孔部30。因此，该导电孔部30的制作可依需求而定。
[0112] 本发明还提供一种半导体封装件2, 3,包括：一承载件20、多个导电迹线23、一第 一半导体组件21、一第二半导体组件22以及一线路重布结构24。
[0113] 所述的承载件20为半导体基板或玻璃基板，其具有相对的第一表面20a与第二表 面20b，20b'，且形成有连通至该第一表面20a并具有底部200a的开口 200。
[0114] 所述的导电迹线23形成于该开口 200的底部200a、该开口 200的侧壁200b与该 承载件20的第一表面20a上。
[0115] 所述的第一半导体组件21设于该开口 200中，该第一半导体组件21具有相对的 第一主动面21a与第一非主动面21b，该第一主动面21a上具有多个第一电极垫210,且该 第一主动面21a朝向该开口 200的底部200a，以令该些第一电极垫210电性连接该导电迹 线23。
[0116] 所述的第二半导体组件22设于该第一半导体组件21上，该第二半导体组件22具 有相对的第二主动面22a与第二非主动面22b，该第二主动面22a上具有多个第二电极垫 220,且该第二非主动面22b接合至该第一半导体组件21的第一非主动面21b上，而令该第 二主动面22a及第二电极垫220外露于该开口 200。
[0117] 所述的线路重布结构24形成于该承载件20的第一表面20a与该第二半导体组件 22上，而藉该线路重布结构24电性连接该导电迹线23及该些第二电极垫220。
[0118] 于一实施例中，该开口 200具有连通的第一容置空间201与第二容置空间202,且 该第一容置空间201由该底部200a及侧壁200b所构成，以收纳该第一半导体组件21，又该 第一容置空间201的容积小于或等于该第二容置空间202的容积。
[0119] 于一实施例中，该开口 200的侧壁200b呈阶梯状。
[0120] 于一实施例中，该第一半导体组件21的宽度D小于或等于该第二半导体组件22 的宽度R。
[0121] 于一实施例中，该承载件20还具有多个导电孔部30,由该承载件20的第二表面 20b'直线延伸至该开口 200的底部200a，以令该导电孔部30通过多个导电组件31电性连 接该第一电极垫210。
[0122] 所述的半导体封装件3还包括一电子组件32,结合于该承载件20的第二表面20b 上且电性连接该导电孔部30。
[0123] 综上所述，本发明的半导体封装件及其制法，主要通过将该第一与第二半导体组 件嵌埋于该承载件的开口中，使该第一与第二半导体组件定位于该开口中，所以该第一与 第二半导体组件不会偏位。因此，不论该承载件的尺寸大小，各该第二半导体组件间的位置 公差均不会随的变化，所以可精确控制该第二半导体组件的精度，以于制作该重布线路结 构时，其与该第二半导体组件间的电性连接能有效对接，而能提高良率及提升产品可靠度。
[0124] 此外，本发明的承载件为硬质材，所以能避免该承载件翘曲过大。
[0125] 另外，于本发明的制法中，该承载件为半导体基板或玻璃基板，因而极易制作，所 以能大幅降低制造成本。
[0126] 上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任 何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本 发明的权利保护范围，应如权利要求书所列。
【权利要求】
1. 一种半导体封装件，其包括： 承载件，其具有相对的第一表面与第二表面，且形成有连通至该第一表面并具有底部 的开口； 多个导电迹线，其形成于该开口的底部、该开口的侧壁与该承载件的第一表面上； 第一半导体组件，其设于该开口中，该第一半导体组件具有相对的第一主动面与第一 非主动面，该主动面上具有多个第一电极垫，且该第一主动面朝向该开口的底部，以令该些 第一电极垫电性连接该导电迹线； 第二半导体组件，其设于该第一半导体组件上，该第二半导体组件具有相对的第二主 动面与第二非主动面，该第二主动面上具有多个第二电极垫，且该第二非主动面结合至该 第一半导体组件的第一非主动面上，以令该第二主动面及第二电极垫外露于该开口；以及 线路重布结构，其形成于该承载件的第一表面与该第二半导体组件的第二主动面上， 而藉该线路重布结构电性连接该导电迹线及该第二主动面上的第二电极垫。
2. 根据权利要求1所述的半导体封装件，其特征在于，该承载件为半导体基板或玻璃 基板。
3. 根据权利要求1所述的半导体封装件，其特征在于，该开口具有连通的第一容置空 间与第二容置空间，该第一容置空间由该底部及与该底部邻接的开口的侧壁所构成，以收 纳该第一半导体组件。
4. 根据权利要求3所述的半导体封装件，其特征在于，该第一容置空间的容积小于或 等于该第二容置空间的容积。
5. 根据权利要求1所述的半导体封装件，其特征在于，该开口的侧壁呈阶梯状。
6. 根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件的宽度小于 或等于该第二半导体组件的宽度。
7. 根据权利要求1所述的半导体封装件，其特征在于，该承载件还具有导电孔部，其由 该承载件的第二表面延伸至该开口的底部，以令该导电孔部电性连接该第一半导体组件。
8. 根据权利要求7所述的半导体封装件，其特征在于，该导电孔部电性连接该第一电 极垫。
9. 根据权利要求7所述的半导体封装件，其特征在于，该第一半导体组件以导电组件 电性连接该导电孔部。
10. 根据权利要求7所述的半导体封装件，其特征在于，该半导体封装件还包括电子组 件，其结合于该承载件的第二表面上且电性连接该导电孔部。
11. 一种半导体封装件的制法，其包括： 提供一具有相对的第一表面与第二表面的承载件； 形成连通至该承载件的第一表面的开口，该开口具有底部； 形成多个导电迹线于该承载件的第一表面、该开口的底部与该开口的侧壁上； 设置第一半导体组件于该开口中，该第一半导体组件具有相对的第一主动面与第一非 主动面，该主动面上具有多个第一电极垫，且该第一主动面朝向该开口的底部，并令该些第 一电极垫电性连接该导电迹线； 设置第二半导体组件于该第一半导体组件上，该第二半导体组件具有相对的第二主动 面与第二非主动面，该第二主动面上具有多个第二电极垫，且该第二非主动面接合至该第 一半导体组件的第一非主动面上，而令该第二主动面及第二电极垫外露于该开口；以及 形成线路重布结构于该承载件的第一表面与该第二半导体组件的第二主动面上，以藉 该线路重布结构电性连接该导电迹线及该些第二电极垫。
12. 根据权利要求11所述的半导体封装件的制法，其特征在于，该承载件为半导体基 板或玻璃基板。
13. 根据权利要求11所述的半导体封装件的制法，其特征在于，该开口具有连通的第 一容置空间与第二容置空间，该第一容置空间由该底部及与该底部邻接的开口的侧壁所构 成，以收纳该第一半导体组件。
14. 根据权利要求13所述的半导体封装件的制法，其特征在于，该第一容置空间的容 积小于或等于该第二容置空间的容积。
15. 根据权利要求11所述的半导体封装件的制法，其特征在于，该开口的侧壁呈阶梯 状。
16. 根据权利要求11所述的半导体封装件的制法，其特征在于，该第一半导体组件的 宽度小于或等于该第二半导体组件的宽度。
17. 根据权利要求11所述的半导体封装件的制法，其特征在于，该承载件还具有导电 孔部，其由该承载件的第二表面延伸至该开口的底部，以令该导电孔部电性连接该第一半 导体组件。
18. 根据权利要求17所述的半导体封装件的制法，其特征在于，形成该导电孔部的工 艺包括： 形成通孔于该开口的底部上；以及 于形成该导电迹线时，形成该导电孔部于该通孔中。
19. 根据权利要求18所述的半导体封装件的制法，其特征在于，该制法还包括薄化该 承载件的第二表面，使该些导电孔部外露于该承载件的第二表面。
20. 根据权利要求18所述的半导体封装件的制法，其特征在于，该通孔连通该承载件 的第二表面与该开口的底部，使该些导电孔部外露于该承载件的第二表面。
21. 根据权利要求17所述的半导体封装件的制法，其特征在于，该第一半导体组件以 导电组件电性连接该导电孔部。
22. 根据权利要求17所述的半导体封装件的制法，其特征在于，该制法还包括结合电 子组件于该承载件的第二表面上，且该电子组件电性连接该导电孔部。
【文档编号】H01L23/522GK104143537SQ201310183339
【公开日】2014年11月12日 申请日期:2013年5月17日 优先权日:2013年5月10日
【发明者】陈彦亨, 林畯棠, 廖宴逸, 刘鸿汶, 纪杰元, 许习彰 申请人:矽品精密工业股份有限公司