一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体【技术领域】。该方法包括：步骤S101、提供包括I/O区和核心区的半导体衬底，形成位于I/O区的栅氧化层和位于栅氧化层之上的保护层；步骤S102、形成位于核心区的伪界面层；步骤S103、在保护层和伪界面层之上分别形成包括伪栅极的伪栅极结构，并在伪栅极结构之间形成层间介电层；步骤S104、去除所述伪栅极；步骤S105、去除伪界面层位于核心区的栅极区域的部分；步骤S106、去除保护层位于I/O区的栅极区域的部分。该方法通过在I/O区的栅氧化层上方形成保护层，可以在去除位于核心区的伪界面层时保护栅氧化层免受损害，相对于现有技术，简化了工艺，提高了生产效率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件的制造方法。
【背景技术】
[0002]在半导体【技术领域】中，随着器件尺寸不断缩小，高k金属栅极技术成为了一项具有广阔应用前景的技术。高k金属栅极技术包括“先高k/后栅极(high-k-first/gate-last)”和“后高k/后栅极(high k-last/gate-last)”等具体方案。当半导体技术的工艺节点发展到28nm及以下，“先高k/后栅极”的技术方案已经难以满足进一步降低“等效栅氧化层厚度”(EOT)的要求。因此,“后高k/后栅极(high k-last/gate-last)”的方案吸引了业界更多的注意。
[0003]目前，应用“后高k/后栅极(high k-last/gate-last)”的高k金属栅极技术进行半导体器件制造的方法，一般包括如下步骤。其中，图1A至II为示出了该半导体器件的制造方法的相关步骤形成的结构的示意图(截面图)。
[0004]步骤El:提供包括I/O区和核心(Core)区的半导体衬底100，在半导体衬底100上形成栅氧化层101。如图1A所示。
[0005]其中，栅氧化层101，用于作为位于I/O区的器件的栅氧化层。
[0006]步骤E2:去除栅氧化层101位于核心区的部分。形成的图形，如图1B所示。
[0007]步骤E3:在核心区形成伪界面层(dummy interfacial layer) 102。形成的图形，如图1C所示。
[0008]步骤E4:在I/O区形成包括伪栅极103B和伪栅极侧壁104B的伪栅极结构，在核心区形成包括伪栅极103A和伪栅极侧壁104A的伪栅极结构。形成的图形，如图1D所示。
[0009]其中，伪栅极103A和103B的材料可以为多晶硅。形成伪栅极103A和103B的方法可以为:沉积一层多晶硅材料层，然后对该多晶硅材料层进行刻蚀形成伪栅极103A和103B。
[0010]步骤E5:在伪界面层102和保留栅氧化层101的上方、伪栅极结构之间形成层间介电层(ILD) 105。形成的图形，如图1E所示。
[0011]其中，形成层间介电层(ILD) 105的方法，可以为沉积层间介电材料薄膜并进行热固化处理。
[0012]本领域的技术人员可以理解，在步骤E4之后、E5之前，还可以包括进行离子注入(IMP)以形成源极和漏极的步骤。
[0013]步骤E6:去除位于核心区的伪栅极103A和位于I/O区的伪栅极103B。形成的图形,如图1F所示。
[0014]经过该步骤，暴露出了位于I/O区的栅氧化层101和位于核心区的伪界面层102。
[0015]步骤E7:在I/O区的上方形成掩膜层106。如图1G所示。
[0016]其中，掩膜层106的作用在于，保护I/O区的栅氧化层101在后续去除位于核心区的伪界面层102的工艺中免受损害
[0017]步骤ES:去除位于核心区的伪界面层102。形成的图形，如图1H所示。
[0018]其中，去除伪界面层102可以采用的方法为湿法刻蚀。
[0019]步骤E9:在核心区原来伪界面层102的位置形成界面层107。形成的图形，如图1I所示。
[0020]在上述半导体器件的制造方法中，形成各层的工艺可以选用现有技术中的各种常用方法，在此不再一一赘述。对于这一半导体器件的制造方法，在去除伪界面层102之前，需要在I/O区的上方形成掩膜层106，以保护I/O区的栅氧化层101在去除伪界面层102的过程中免受伤害。然而，形成掩膜层106需要经过成膜、曝光、显影、刻蚀等一系列的工艺过程，导致相关工艺比较复杂，将占用比较多的工艺时间，在一定程度上造成半导体器件的生产效率的下降。
[0021]因此，有必要提出一种新的半导体器件的制造方法，以解决现有技术中出现的上述问题。
【发明内容】
[0022]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:
[0023]步骤SlOl:提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成位于所述I/o区的栅氧化层和位于所述栅氧化层之上的保护层；
[0024]步骤S102:在所述半导体衬底上形成位于所述核心区的伪界面层；
[0025]步骤S103:在所述保护层和所述伪界面层之上分别形成包括伪栅极的伪栅极结构，并在所述伪栅极结构之间形成层间介电层；
[0026]步骤S104:去除所述伪栅极；
[0027]步骤S105:去除所述伪界面层位于所述核心区的栅极区域的部分；
[0028]步骤S106:去除所述保护层位于所述I/O区的栅极区域的部分。
[0029]其中，所述步骤SlOl包括:
[0030]步骤SlOll:提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成覆盖所述I/o区和所述核心区的栅氧化层；
[0031]步骤S1012:在所述栅氧化层上形成保护层；
[0032]步骤S1013:去除所述保护层和所述栅氧化层位于所述核心区的部分。
[0033]其中，所述步骤S1013包括:
[0034]步骤S10131:在所述保护层位于所述I/O区的部分的上方形成图形化的光刻胶；
[0035]步骤S10132:以所述图形化的光刻胶为掩膜，刻蚀去除所述保护层和所述栅氧化层位于所述核心区的部分。
[0036]其中，在所述步骤SlOl中，形成所述保护层所采用的方法为:原子层沉积法、化学气相沉积法或炉管工艺。
[0037]其中，所述保护层的材料为氮化硅。
[0038]其中，所述保护层的厚度为3人-30人。
[0039]其中，所述步骤S105包括:利用DHF对所述伪界面层进行湿法刻蚀，去除所述伪界面层位于所述核心区的栅极区域的部分。
[0040]其中，在所述步骤S106之后还包括步骤S107:在所述核心区的栅极区域形成界面层。
[0041]其中，在所述步骤S107之后还包括步骤S108:在所述界面层的上方形成高k介电层。
[0042]其中，在所述步骤S108之后还包括步骤S109:在所述高k介电层的上方形成金属栅极。
[0043]本发明的半导体器件的制造方法，通过在I/O区的栅氧化层上方与栅氧化层一起形成保护层，可以在去除位于核心区的伪界面层时保护栅氧化层免受损害，相对现有技术，省略了在去除位于核心区的伪界面层之前形成覆盖I/o区的掩膜层的步骤，简化了工艺，提高了半导体器件的生产效率。
【专利附图】
【附图说明】
[0044]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0045]附图中:
[0046]图1A至II为现有技术中半导体器件的制造方法的相关步骤形成的结构的示意图；
[0047]图2A至图2J为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意图；
[0048]图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0049]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0050]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0051]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0052]下面，参照图2A至图2J和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。图2A至图2J为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意图(截面图)；图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
[0053]本发明实施例的半导体器件的制造方法，包括如下步骤:
[0054]步骤Al:提供包括I/O区和核心(Core)区的半导体衬底200，在半导体衬底200上形成覆盖I/o区和核心区的栅氧化层201。如图1A所示。
[0055]其中，栅氧化层201，用于作为位于I/O区的器件的栅氧化层。
[0056]本领域的技术人员可以理解，I/O区即输入/输出区，在半导体器件制造完成后，该区域形成有用于起输入/输出作用的器件。核心区(Core Area)也称内核区，即用于实现半导体器件的核心功能的区域。
[0057]作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0058]步骤A2:在栅氧化层201上形成保护层2011。形成的图形，如图2B所示。
[0059]其中，保护层2011的作用在于，在后续去除位于核心区的伪界面层的步骤中保护栅氧化层201免受损害。
[0060]在本实施例中，保护层2011的材料可以为氮化硅、碳化硅等。现有技术中各种与后续形成伪界面层的材料具有较大的刻蚀选择比的材料，均可以用于形成保护层2011。实际上，在本发明实施例中，上述保护层2011材料的湿法刻蚀的刻蚀率均比较低，而后续形成的伪界面层在去除时则采用湿法刻蚀去除。
[0061]在本实施例中，形成保护层2011的方法可以为ALD (原子层沉积法)、CVD (化学气相沉积法)或furnace (炉管工艺)。示例性的，保护层2011的材料为氮化硅。在本实施例中，保护层2011的厚度优选采用3Λ-30人。当保护层2011处于这一厚度可以在保证起到保护作用的同时，保证器件的均一性。如果保护层过厚，将造成半导体器件的I/O区与核心区的厚度差异比较大，使得器件的均一性受到影响。而如果保护层过薄，则无法起到保护层的作用。
[0062]步骤A3:去除保护层2011和栅氧化层201位于半导体衬底的核心区的部分。形成的图形，如图2C所示。
[0063]示例性的，步骤A3可以包括如下步骤:
[0064]首先，在保护层2011位于半导体衬底的I/O区的部分的上方形成图形化的光刻胶；
[0065]然后，以图形化的光刻胶为掩膜，通过湿法刻蚀去除保护层2011和栅氧化层201位于半导体衬底的核心区的部分。
[0066]步骤A4:在半导体衬底200的核心区形成伪界面层(dummy interfacial layer)
202。形成的图形，如图2D所示。
[0067]步骤A5:在核心区形成包括伪栅极203A和伪栅极侧壁204A的伪栅极结构，在I/O区形成包括伪栅极203B和伪栅极侧壁204B的伪栅极结构。形成的图形，如图2E所示。
[0068]其中，伪栅极203A和203B的材料，可以为多晶硅或其他合适的材料。形成伪栅极203A和203B的方法可以为:沉积一层多晶硅材料层，然后对该多晶硅材料层进行刻蚀形成伪栅极203A和203B。
[0069]本领域技术人员可以理解，位于核心区的伪栅极结构和位于I/O区的伪栅极结构，可以在同一工艺中同时形成，也可以分步形成，本实施例并不对此进行限定。并且，伪栅极侧壁204A和204B可以省略，或者，可以为多层结构，在此并不进行限定。
[0070]步骤A6:在伪界面层202和保留保护层201的上方、伪栅极结构之间形成层间介电层(ILD) 205。形成的图形，如图2F所示。
[0071]其中，形成层间介电层205的方法，可以为沉积层间介电材料薄膜并进行热固化处理。
[0072]本领域的技术人员可以理解，在步骤A5之后、A6之前，还可以包括:进行离子注入(IMP)以在半导体衬底上形成器件的源极和漏极的步骤。
[0073]步骤A7:去除伪栅极，具体地，去除位于核心区的伪栅极203A和位于I/O区的伪栅极203B。形成的图形，如图2G所示。
[0074]经过该步骤，暴露出了位于I/O区的位于栅氧化层201上方的保护层2011和位于核心区的伪界面层202。
[0075]步骤AS:去除位于核心区的伪界面层202。具体地，去除伪界面层202位于核心区的栅极区域的部分。形成的图形，如图2H所示。
[0076]其中，去除伪界面层202可以采用的方法为湿法刻蚀。具体的，可以采用DHF进行湿法刻蚀去除伪界面层202。
[0077]在本步骤中，由于形成保护层2011的材料与形成伪界面层202的材料之间具有较大的刻蚀选择比，因此，在刻蚀去除伪界面层202的过程中，保护层2011可以保护栅氧化层201免受损害。
[0078]由于保护层2011的存在，因此，不需要如现有技术一样，在去除位于核心区的伪界面层202之前形成位于I/O区的掩膜层106。即可以省略形成掩膜层106所需要的成膜、曝光、显影、刻蚀等一系列工艺，因而简化了工艺过程，节省了工艺时间。
[0079]步骤A9:去除位于I/O区的栅极区域的保护层2011。形成的图形，如图21所示。
[0080]其中，去除的方法，可以为干法刻蚀或湿法刻蚀等，在此并不进行限定。
[0081]步骤AlO:在核心区的栅极区域(即原来伪界面层202的位置)形成界面层206。形成的图形，如图2J所示。
[0082]其中，形成界面层206的方法，可以采用现有技术中的各种方法，比如化学气相沉积法或其他合适的方法。界面层206的材料，可以选用现有技术中各种合适的材料，在此并不进行限定。
[0083]至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。下面，可以根据现有技术中的应用“后高k/后栅极(high k-last/gate-last)”方案的高k金属栅极技术进行半导体器件制造的方法，来完成整个半导体器件的制造。并且，本领域的技术人员可以理解，上述步骤Al至AlO仅为半导体器件的制造方法的所有步骤中的一部分步骤，不仅在步骤AlO之后还包括其他步骤，在步骤Al之前以及步骤Al与AlO之间，均可以包括其他步骤。关于其他步骤，均可以采用现有技术中的各种方法来实现，在此不再一一赘述。
[0084]其中，在步骤AlO之后，还可以包括如下步骤:
[0085]步骤Al 1:在核心区的界面层206的上方形成高k介电层。
[0086]其中，高k介电层的材料，可以为铪氧化物、铪硅酸盐、铪硅氧氮化合物等，在此并不进行限定。
[0087]步骤A12:在核心区的高k介电层的上方形成金属栅极。
[0088]当然，本发明实施例的半导体器件的制造方法，还可以包括其他步骤，此处不再赘述。
[0089]本发明实施例的半导体器件的制造方法，通过在I/O区的栅氧化层上方形成保护层，可以在去除位于核心区的伪界面层时保护栅氧化层免受损害，相对于现有技术，省略了在去除位于核心区的伪界面层之前形成覆盖I/o区的掩膜层的步骤，简化了工艺，提高了半导体器件的生产效率。
[0090]本领域的技术人员可以理解，在本发明实施例中，形成以及去除保护层2011的所有相关工艺，所占用的工艺时间之和远远小于现有技术中形成覆盖I/o区的掩膜层的工艺时间，且工艺复杂度也得到了降低。
[0091]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出相关制造工艺的流程。该方法具体包括:
[0092]步骤SlOl:提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成位于所述I/o区的栅氧化层和位于所述栅氧化层之上的保护层；
[0093]步骤S102:在所述半导体衬底上形成位于所述核心区的伪界面层；
[0094]步骤S103:在所述保护层和所述伪界面层之上分别形成包括伪栅极的伪栅极结构，并在所述伪栅极结构之间形成层间介电层；
[0095]步骤S104:去除所述伪栅极；
[0096]步骤S105:去除所述伪界面层位于所述核心区的栅极区域的部分；
[0097]步骤S106:去除所述保护层位于所述I/O区的栅极区域的部分。
[0098]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成位于所述I/o区的栅氧化层和位于所述栅氧化层之上的保护层； 步骤S102:在所述半导体衬底上形成位于所述核心区的伪界面层； 步骤S103:在所述保护层和所述伪界面层之上分别形成包括伪栅极的伪栅极结构，并在所述伪栅极结构之间形成层间介电层； 步骤S104:去除所述伪栅极； 步骤S105:去除所述伪界面层位于所述核心区的栅极区域的部分； 步骤S106:去除所述保护层位于所述I/O区的栅极区域的部分。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤SlOl包括: 步骤SlOll:提供包括I/O区和核心区的半导体衬底，在所述半导体衬底上形成覆盖所述I/O区和所述核心区的栅氧化层； 步骤S1012:在所述栅氧化层上形成保护层； 步骤S1013:去除所述保护层和所述栅氧化层位于所述核心区的部分。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述步骤S1013包括: 步骤S10131:在所述保护层位于所述I/O区的部分的上方形成图形化的光刻胶； 步骤S10132:以所述图形化的光刻胶为掩膜，刻蚀去除所述保护层和所述栅氧化层位于所述核心区的部分。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl中，形成所述保护层所采用的方法为:原子层沉积法、化学气相沉积法或炉管工艺。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述保护层的材料为氮化硅。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述保护层的厚度为3A-30A。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S105包括:利用DHF对所述伪界面层进行湿法刻蚀，去除所述伪界面层位于所述核心区的栅极区域的部分。
8.如权利要求1至7任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S106之后还包括: 步骤S107:在所述核心区的栅极区域形成界面层。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S107之后还包括: 步骤S108:在所述界面层的上方形成高k介电层。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S108之后还包括: 步骤S109:在所述高k介电层的上方形成金属栅极。
【文档编号】H01L21/28GK104183471SQ201310190221
【公开日】2014年12月3日 申请日期:2013年5月21日 优先权日:2013年5月21日
【发明者】禹国宾 申请人:中芯国际集成电路制造(上海)有限公司