半导体器件及其制造方法
【专利摘要】本发明提供了一种半导体器件及其制造方法。该半导体器件包括：包括沟槽的衬底；第一电极，布置在沟槽之下；第二电极，布置在沟槽之上，第一绝缘层布置在第一电极与第二电极之间；第一触点，布置在衬底的第一方向上并且连接到第一电极；以及第二触点，布置在不同于第一方向的第二方向上，第二触点连接到第二电极。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年6月15日向韩国专利局提交的韩国专利申请第10-2012-0064548号在美国专利法典第35卷第119条第(a)款下的权益，其全部公开内容通过引用合并于此以用于所有目的。
【技术领域】
[0003]以下描述涉及半导体器件及其制造方法，并且例如涉及用于多个电极的触点在沟槽内布置在不同方向上的半导体器件、以及制造这样的半导体器件的方法。
【背景技术】
[0004]诸如双扩散MOS晶体管的MOS晶体管经常用作高电压半导体器件。在这样的MOS晶体管中，通常在衬底的表面的水平方向上形成沟道。然而，根据新近的用于构造半导体器件的设计规则的减少，出于其高度集成效率而越来越多地关注具有竖直沟道的沟槽MOS晶体管(诸如，高电压MOS晶体管)。通常，沟槽MOS晶体管被构造为具有布置在衬底的后表面上的漏极、布置在衬底的上表面上的源极、以及布置在形成衬底的表面的沟槽内的栅极。电流通常沿沟槽的侧壁在衬底的向上和向下方向上流动。
[0005]图1是半导体器件的有源区和边缘区的平面图，以及图2是图1的半导体器件沿线1-1的横截面图。
[0006]参照图1和图2，半导体器件被划分为有源区X和边缘区Y。有源区X包括沟槽100、沟槽晶体管单元101-1以及有源区内部触点101，并且边缘区Y包括将电压施加于电极的接触图案。更具体地，第一绝缘层210形成在衬底200(其中源极结构220形成在第一绝缘层210上)上，并且第二绝缘层230、栅极结构240以及第三绝缘层250形成在第一绝缘层210之上。接触孔231、251分别形成在第二绝缘层230和第三绝缘层250中。
[0007]由于在形成有接触图案的边缘区Y上栅极结构240和源极结构220之间的宽重叠区域，半导体器件可能由于栅极与源极之间、或者栅极与漏极之间的电流泄露而随时间退化。
【发明内容】
[0008]在一个一般方面，提供了一种半导体器件，其包括:包括沟槽的衬底；第一电极，布置在沟槽之下；第二电极，布置在沟槽之上，第一绝缘层布置在第一电极与第二电极之间；第一触点，布置在衬底的第一方向上并且连接到第一电极；以及第二触点，布置在不同于第一方向的第二方向上，第二触点连接到第二电极。
[0009]半导体器件的一般方面还可以包括设置在沟槽的下部和侧壁上的第二绝缘层。
[0010]在半导体器件的一般方面，第一方向和第二方向可以彼此垂直。
[0011]在半导体器件的一般方面，沟槽可以通过沟槽的交叉而形成。
[0012]半导体器件的一般方面还可以包括:第三绝缘层，形成在第二电极上；第三电极，形成在第三绝缘层上；以及第四电极，形成在衬底之下。
[0013]在半导体器件的一般方面,第一电极可以是屏蔽电极(shield electrode),第二电极可以是栅电极，第三电极可以是源电极，以及第四电极可以是漏电极，并且屏蔽电极可以被配置成根据施加到第一触点的电压，改变半导体器件内的电场图案。
[0014]在半导体器件的一般方面，第一触点和第二触点可以是金属图案。
[0015]在半导体器件的一般方面，第一电极和第三电极可以彼此电连接。
[0016]在半导体器件的一般方面，位于第一触点之下的第一电极可以形成在衬底上，其中第二绝缘层布置在衬底与第一电极之间，并且位于第二触点之下的第二电极可以形成衬底上，其中第一绝缘层布置在衬底与第二电极之间。
[0017]在半导体器件的一般方面，位于第一触点之下的第一电极可以不与第二电极重叠，并且位于第二触点之下的第二电极可以不与第一电极重叠。
[0018]在半导体器件的一般方面，第一电极和第二电极可以包括多晶娃。
[0019]在另一个一般方面，提供了一种用于制造半导体器件的方法，包括:提供包括沟槽的衬底；在沟槽之下形成第一电极；在第一电极上形成第一绝缘层；在沟槽之上形成第二电极；将布置在衬底的第一方向上的第一触点连接到第一电极；以及将布置在不同于第一方向的第二方向上的第二触点连接到第二电极。
[0020]该方法的一般方面还可以包括:在形成第一电极之前，在沟槽的下表面和侧壁上以及在衬底上形成第二绝缘层。
[0021]在该方法的一般方面，第一方向和第二方向可以彼此垂直。
[0022]在该方法的一般方面，沟槽可以通过沟槽的交叉而形成。
[0023]该方法的一般方面还可以包括:在第二电极上形成第三绝缘层；在第三绝缘层上形成第三电极；以及在衬底的下部上形成第四电极。
[0024]在该方法的一般方面，第一电极可以是屏蔽电极，第二电极可以是栅电极，第三电极可以是源电极，以及第四电极可以是漏电极，并且屏蔽电极可以被配置成根据施加到第一触点的电压，改变半导体器件内的电场图案。
[0025]在该方法的一般方面，第一电极和第三电极可以彼此电连接。
[0026]在该方法的一般方面，第一触点和第二触点由相同材料制成。
[0027]在该方法的一般方面，位于第一触点之下的第一电极可以形成在衬底上，其中第二绝缘层布置在衬底与第一电极之间，并且位于第二触点之下的第二电极可以形成在衬底上，其中第一绝缘层布置在衬底与第二电极之间。
[0028]在该方法的一般方面，第一电极和第二电极可以包括多晶硅。
[0029]在该方法的一般方面，可以与将第二触点连接到第二电极同时地将第一触点连接到第一电极。
[0030]在一个一般方面，提供了一种MOS晶体管，其包括:沟槽，布置在衬底中；第一电极，布置在沟槽的下部中；第二电极，布置在沟槽的上部中，第一电极和第二电极被绝缘层分隔；第一触点，在衬底的第一方向上延伸并且连接到第一电极；以及第二触点，在不同于第一方向的第二方向上延伸并且连接到第二电极。
[0031]根据下面详细的描述、附图以及权利要求，其他特征和方面明显可见。【专利附图】
【附图说明】
[0032]图1是半导体器件的平面图。
[0033]图2是图1的半导体器件沿线1-1的横截面图。
[0034]图3是示出半导体器件的示例的一部分的平面图。
[0035]图4是图3中所示的半导体器件沿线I1-1I的横截面图。
[0036]图5是图3中所示的半导体器件沿线II1-1II的横截面图。
[0037]图6是图3中所示的半导体器件沿线IV-1V的横截面图。
[0038]图7是示出半导体器件的制造方法的示例的流程图。
[0039]在附图和详细描述中，除非另外描述，否则相同的附图标记将被理解为是指相同元件、特征和结构。为了清楚、图示以及方便，这些元件的相对尺寸和图示可被放大。
【具体实施方式】
[0040]提供以下详细描述以帮助读者获得对这里描述的方法、设备和/或系统的全面理解。因此，本领域的普通技术人员将会想到这里描述的系统、设备和/或方法的各种改变、修改和等同方案。另外，为了增加清楚性和简洁性，可省略公知的功能和构造的描述。
[0041]以下描述了半导体器件及其制造方法的各种示例。半导体器件的这些示例可以以用于延伸至不同方向的沟槽内形成的多个电极的触点为特征。虽然这些半导体器件的各种示例改进了传统半导体器件的各种特性，但是本描述不限于此。
[0042]图3是示出半导体器件的示例的一部分的平面图。图4是沿线I1-1I从图3中所示的半导体器件得到的横截面图。图5是图3中所示的半导体器件沿线II1-1II的横截面图。图6是图3中所示的半导体器件的沿线IV-1V所得到的横截面图。参照图3至图6，半导体器件的不例可以包括衬底300、第一绝缘层310、第一电极320、第二绝缘层330、第二电极340以及第三绝缘层350中的全部或一部分。半导体器件可以另外包括第三电极365和第四电极370中的全部或一部分。短语半导体器件可“包括…的全部或一部分”包含一个或多个构成部分集成到其他构成部分或被省略的示例。例如，除了第一电极320和第二电极340之外，半导体器件还可以包括第三电极365和第四电极370中的至少一个电极。以下将参照包括以上提到的构成部分中的全部或一部分的半导体器件，说明半导体器件的各种示例。
[0043]衬底300可以是晶片或玻璃衬底。例如，衬底300可以形成在半导体器件的一侧。如图3所示，衬底300可以是留在半导体器件的后表面的结构的残留物。衬底300可以留在后表面上以在施加诸如磨光或化学机械抛光(CMP)处理的独立处理之后具有预定厚度。在示例中，包括具有预定厚度的预定剩余部分的衬底300可以被称为“缓冲层”。如图3所示，衬底300可以被划分为半导体器件以单元形式形成的有源区X和提供有将电压施加到半导体器件的触点的边缘区Y。例如，可以在边缘区Y中形成接触图案。可以在衬底300的有源区X和边缘区Y两者中形成沟槽301。
[0044]沟槽301可以包括在衬底300的第一方向上延伸、或者当参照图3观看时在左侧方向上延伸的沟槽301a。沟槽301b可以在垂直于第一方向的第二方向上、或者沟槽301a延伸的方向上延伸。沟槽 301整体上可以形成在第二方向上延伸的边缘区Y中的矩阵或网状网。[0045]第一绝缘层310可以形成在其中形成有沟槽301的衬底300的整个表面之上。第一绝缘层310可以形成在沟槽301的下表面和侧壁两者上、以及形成在衬底300的上表面上。
[0046]此外，第一电极320可以形成在覆盖衬底300的第一绝缘层310上。参照图4和图6，第一电极320可以布置在沟槽301下面，并且在有源区X处形成在第一方向上的沟槽301内且还在边缘区Y处形成在衬底300的表面上。在半导体器件是具有形成在沟槽301内的两个电极结构的沟槽MOS晶体管的实例中，第一电极320可以被称为屏蔽电极或场电极。屏蔽电极可以起如下作用:根据施加到第一触点的电压，改变半导体器件内的电场图案。
[0047]第二绝缘层330可形成在第一电极320上。参照图4，第二绝缘层330可包括在第一方向上将第一电极320暴露于边缘区Y的外部的第一接触孔331,由此将第一电极320电连接到第一接触图案361。第二绝缘层330可由与第一绝缘层310相同的材料制成。在图3和图4所示的示例中，第一接触孔331可以被称为“第一触点”。第一触点可以延伸至第一接触图案361并且形成第一接触图案361的一部分。参照图4，第二绝缘层330使得在沟槽内第一电极320与第二电极340电绝缘。
[0048]第二绝缘层330可以形成在沟槽301的上部中，并且第二电极340可以形成在第二绝缘层330上。第二电极320可以在第二方向上从衬底300的有源区X延伸，以连接到边缘区Y中的第二接触图案363。例如，参照图4和图5，关于边缘区Y的第一方向，沟槽301a内的第二电极340可以朝向边缘区Y在第一方向上延伸。因此，第二电极340可以仅形成在沟槽301a的内部部分内，并且不形成为突出超过衬底300的上表面。然而，关于边缘区Y的第二方向，由于沟槽301b内的第二电极340朝向边缘区Y在第二方向上延伸，并且除了设置在沟槽301b的内部内之外还形成为突出超过衬底300的上表面，因此在衬底300的边缘区Y中第一电极320与第二电极340之间的重叠面积减少。
[0049]此外，第三绝缘层350可以形成在第二电极340上。第三绝缘层350可以包括用以在第二方向上在边缘区Y中将第二接触图案363连接至第二电极340的第二接触孔351。第二接触孔351可以与第二绝缘层330上的第一接触孔331同时形成，其中第一接触孔331在第一方向上暴露于边缘区Y的外部。可替选地，可以在单独的处理中形成第二接触孔351。这里描述的示例不限于关于如何形成接触孔331、351的具体方式。在其他示例中，可以以明线的形式设置接触孔331、351以增加各个电极与接触图案之间的接触面积，由此降低电阻。
[0050]此外，第一接触图案361和第二接触图案363可以形成在边缘区Y的第二绝缘层330和第三绝缘层350上、并且还可以形成在有源区X的第三绝缘层350上，以通过第一接触孔331和第二接触孔351电连接到设置在下面的电极。在示例中，有源区X的第三电极365 (例如，源电极)可在形成第一接触图案361和第二接触图案363时同时形成。第一接触图案361和第二接触图案363以及第三电极365可以由导电金属制成。此外，边缘区Y的第一接触图案361和第二接触图案363可以用作向其施加电压的电压施加部分，并且第一接触图案361可以电连接到第三电极365。
[0051]同时，在另一示例中，制造半导体器件的过程可以包括在形成第三绝缘层350之前蚀刻设置在有源区X上的第一绝缘层310。考虑到还可以在蚀刻第一绝缘层310期间蚀刻第二绝缘层330和第二电极340，因此本说明书不限于使用形成第一绝缘层310的任何特定方式的半导体器件。此外，绝缘层(即，第一绝缘层310、第二绝缘层330以及第三绝缘层350)可以由例如氮化硅层或氧化硅层形成，但是形成绝缘层的材料不限于此。
[0052]参照图6，在另一示例中，在准备在衬底300上形成半导体器件中，可以在单独过程中形成掺杂层(诸如，高浓度η++层、低浓度η-层、P型层、或高浓度P+层)。在示例中，可以通过在衬底300上形成单独的外延层、然后在该外延层上形成高浓度η++层、低浓度η-层和/或P型层，形成掺杂层。在该示例中，可以在掺杂处理之后形成沟槽301。此后，可以在形成第三绝缘层350之前，形成高浓度η++层和高浓度P+层以形成漂移区。然而，本说明书不限于形成掺杂层的任何特定方式。例如，可以通过可选的掺杂处理和对杂质进行扩散来形成掺杂层。
[0053]此外，半导体器件可包括漏电极，该漏电极是在具有预定厚度的剩余部分的衬底300的下表面上形成的第四电极370。例如，剩余部分可以是在对晶片的下表面上进行化学机械抛光(CMP)之后剩余的部分。第四电极370可以由与第三电极相同的材料形成。第四电极370可另外包括用作P型集电极的注入层，其中通过在第四电极370与衬底300之间进行P型注入之后进行烘焙而形成P型集电极。
[0054]由于以上说明的构造，根据所描述示例的半导体器件可以最小化可实现为第一电极320的屏蔽聚合物(shield poly)与可实现为第二电极340的栅极聚合物(gate poly)之间的重叠面积。因此，可以防止或降低泄漏电流的出现。此外，由于屏蔽聚合物(即，第一电极320)的各个区域的电阻值降低，因此可以实现整体平衡，并且可以在有源区X中在第一电极320中获得更稳定的电势。
[0055]此外，由于经由具有栅格形式的沟槽结构使得能够横向连接到栅极聚合物，因此，良好的信令可以提供到为栅极聚合物的第二电极340。结果，降低了栅电阻(Rg)。
[0056]图7是说明半导体器件的制造方法的示例的流程图。
[0057]除了图3至图6之外还参照图7，在S700中，可通过制备在其中包括沟槽301的衬底300而获得根据该示例的半导体器件。在该示例中，沟槽可以形成在衬底300的表面上，在该表面上形成有单独的η++外延层或η+层。然而，替选方法可以用来获得具有沟槽301的衬底300。例如，如果没有形成任何单独的外延层或者如果形成外延层，则可以在相对于外延层形成高浓度η++层、低浓度η-层以及P型掺杂层之后形成沟槽。可以通过应用可选的掺杂处理和/或对杂质的扩散来获得掺杂层。
[0058]在S710中，在沟槽301的下表面和沟槽30的侧壁上形成第一绝缘层310。可通过以下步骤来形成第一绝缘层310:首先在绝缘层(诸如，在其中包括沟槽301的衬底300之上的氮化硅层或氧化硅层)上形成第一电极320，然后通过光刻法来执行蚀刻，由此留下第一绝缘层310和第一电极320。可替选地，可以在第一绝缘层310上按顺序形成第一电极320和第二绝缘层330，然后对第一绝缘层310和第二绝缘层330同时执行蚀刻，由此留下第一绝缘层310。然而，本说明书不限于形成第一绝缘层310的任何特定处理。
[0059]此外，在S720中，在沟槽301之下形成第一电极320，沟槽301具有形成在其上的第一绝缘层310。由于第一电极320由多晶娃制成，因此在一些不例中，第一电极320可以被称为“屏蔽聚合物”。可以在衬底300的表面上以及相对于有源区X在第一方向上在边缘区Y中的沟槽301上形成屏蔽聚合物。在该示例中，屏蔽聚合物可以在垂直于第一方向的第二方向上仅形成在边缘区Y中的沟槽301内。
[0060]此后，在S730、S740中，在第一电极320上形成第二绝缘层330，并且在沟槽301之上形成第二电极340，沟槽301具有形成在其上的第二绝缘层330。第二电极340由多晶硅制成。因此，根据示例，第二电极340可以被称为“栅极聚合物”。第二电极340可具有与第二电极320相对的结构。
[0061]在S750、S760中，在衬底300的第一方向上，将第一电极320连接到第一触点的第一接触图案361。在不同于第一方向的第二方向上，将第二电极340经由第二触点连接至第二接触图案363。第一触点和第二触点可以在边缘区Y中彼此连接。根据示例，触点可以被理解为在形成接触孔之后分别经由接触孔与电极接触的接触图案。然而，触点也可以被理解为包括接触孔的结构。因此，连接至第一电极320的第一触点可以被称为“屏蔽图案”。连接至第二电极340的第二触点可以被称为“栅极图案”。在该示例中，屏蔽图案和栅极图案可以彼此电隔离。此外，同时，衬底300的有源区X中的源极触点364可以形成第三电极365并且与栅极图案电隔离。第三电极365可用作源电极。源极触点364可电连接至屏蔽图案。
[0062]例如，在根据图6制备半导体器件中，可以在有源区X中的第二电极340上形成第三绝缘层350之前，形成高浓度η++层和高浓度ρ+层，其中高浓度η++层和高浓度ρ+层形成接近沟槽301的漂移区。此后，通过在第二绝缘层330和第三绝缘层350中形成第一接触孔331和第二接触孔351，第一电极320和第二电极340可分别连接至对应的第一接触图案361和第二接触图案363。结果，经由第一接触图案361和第二接触图案363施加的电压可被传送至有源区X的第一电极320和第二电极340。
[0063]在该示例中，在形成接触图案361、363之后，可以利用磨光处理或CMP来处理衬底300的后表面。可在具有预定剩余厚度的衬底300的后表面上形成第四电极370。在形成构成漏电极的第四电极370之前，可以形成P型注入层。
[0064]根据上述处理方法的各个示例，可以获得可实现为第一电极320的屏蔽聚合物与可实现为第二电极340的栅极聚合物之间的重叠面积最小化的半导体器件，以降低或防止泄漏电流的出现。此外，由于屏蔽聚合物(诸如，第一电极320)的各个区域的电阻值降低，因此可以实现整体平衡。因此，可以在有源区X中获得第一电极320的稳定电势。
[0065]此外，由于经由为栅格形式的沟槽结构可以实现栅极聚合物的横向连接，因此可以向为栅极聚合物的第二电极340提供良好的信令。结果，可以降低栅电阻(Rg)。
[0066]应该理解，本公开内容的特征可以以不同形式体现并且不应解释为限于这里阐述的示例。相反，提供这些示例以使得本公开内容将是详尽的和完整的，并且将本公开内容的全部范围传达给本领域技术人员。附图可以不一定是按比例绘制的，并且在一些实例中，可能扩大了比例以便清楚地示出示例的特征。当第一层被称为在第二层“上”或衬底“上”时，可不仅是指第一层直接形成在第二层或衬底上的情况，而是还可以是指第三层存在于第一层与第二层或衬底之间的情况。
[0067]以上描述了多个示例。然而，应理解，可以进行各种修改。例如，如果以不同的顺序执行所描述的技术和/或如果所描述的系统、架构、器件或电路中的部件以不同方式组合和/或由其他部件或其等同物替代或补充，则可实现适当的结果。因此，其他实现在所附权利要求的范围内。
【权利要求】
1.一种半导体器件，其包括: 包括沟槽的衬底； 第一电极，布置在所述沟槽之下； 第二电极，布置在所述沟槽之上，第一绝缘层布置在所述第一电极与所述第二电极之间； 第一触点，布置在所述衬底的第一方向上并且连接到所述第一电极；以及第二触点，布置在不同于所述第一方向的第二方向上，所述第二触点连接到所述第二电极。
2.根据权利要求1所述的半导体器件，还包括设置在所述沟槽的下表面和侧壁上的第二绝缘层。
3.根据权利要求1所述的半导体器件，其中，所述第一方向和所述第二方向彼此垂直。
4.根据权利要求1所述的半导体器件，其中，所述沟槽通过沟槽的交叉而形成。
5.根据权利要求2所述的半导体器件，还包括: 第三绝缘层，形成在所述第二电极上； 第三电极，形成在所述第三绝缘层上；以及 第四电极，形成在所述衬底之下。`
6.根据权利要求5所述的半导体器件，其中，所述第一电极是屏蔽电极，所述第二电极是栅电极，所述第三电极是源电极，并且所述第四电极是漏电极，并且 所述屏蔽电极被配置成根据施加到所述第一触点的电压，改变所述半导体器件内的电场图案。
7.根据权利要求6所述的半导体器件，其中，所述第一触点和所述第二触点是金属图案。
8.根据权利要求4所述的半导体器件，其中，所述第一电极和所述第三电极彼此电连接。
9.根据权利要求2所述的半导体器件，其中，位于所述第一触点之下的所述第一电极形成在所述衬底上，其中所述第二绝缘层布置在所述衬底与所述第一电极之间，并且 位于所述第二触点之下的所述第二电极形成在所述衬底上，其中所述第一绝缘层布置在所述衬底与所述第二电极之间。
10.根据权利要求1所述的半导体器件，其中，位于所述第一触点之下的所述第一电极不与所述第二电极重叠，并且 位于所述第二触点之下的所述第二电极不与所述第一电极重叠。
11.根据权利要求1所述的半导体器件，其中，所述第一电极和所述第二电极包括多晶硅。
12.一种用于制造半导体器件的方法，包括: 提供包括沟槽的衬底； 在所述沟槽之下形成第一电极； 在所述第一电极上形成第一绝缘层； 在所述沟槽之上形成第二电极； 将布置在所述衬底的第一方向上的第一触点连接到所述第一电极；以及将布置在不同于所述第一方向的第二方向上的第二触点连接到所述第二电极。
13.根据权利要求12所述的方法，还包括: 在形成所述第一电极之前，在所述沟槽的下表面和侧壁上以及在所述衬底上形成第二绝缘层。
14.根据权利要求12所述的方法，其中，所述第一方向和所述第二方向彼此垂直。
15.根据权利要求12所述的方法，其中，所述沟槽通过沟槽的交叉而形成。
16.根据权利要求13所述的方法，还包括: 在所述第二电极上形成第三绝缘层； 在所述第三绝缘层上形成第三电极；以及 在所述衬底的下部上形成第四电极。
17.根据权利要求16所述的方法，其中，所述第一电极是屏蔽电极，所述第二电极是栅电极，所述第三电极是源电极，并且所述第四电极是漏电极，并且 所述屏蔽电极被配置成根据施加到所述第一触点的电压，改变所述半导体器件内的电场图案。
18.根据权利要求16所述的方法，其中，所述第一电极和所述第三电极彼此电连接。
19.根据权利要求12所述的方法，其中，所述第一触点和所述第二触点由相同材料制`成。
20.根据权利要求12所述的方法，其中，位于所述第一触点之下的所述第一电极形成在所述衬底上，其中所述第二绝缘层布置在所述衬底与所述第一电极之间，并且 位于所述第二触点之下的所述第二电极形成在所述衬底上，其中所述第一绝缘层布置在所述衬底与所述第二电极之间。
21.根据权利要求12所述的方法，其中，所述第一电极和所述第二电极包括多晶硅。
22.根据权利要求12所述的方法，其中，与将所述第二触点连接到所述第二电极同时地将所述第一触点连接到所述第一电极。
23.一种金属氧化物半导体晶体管，其包括: 沟槽，布置在衬底中； 第一电极，布置在所述沟槽的下部中； 第二电极，布置在所述沟槽的上部中，所述第一电极和所述第二电极被绝缘层分隔； 第一触点，在所述衬底的第一方向上延伸并且连接到所述第一电极；以及 第二触点，在不同于所述第一方向的第二方向上延伸并且连接到第二电极。
【文档编号】H01L29/78GK103515424SQ201310195137
【公开日】2014年1月15日 申请日期:2013年5月23日 优先权日:2012年6月15日
【发明者】韩振宇 申请人:美格纳半导体有限公司